JPH0417193A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体記憶装置に関し、 データ書き込み時のセンスアンプの出力の安定化を図り
、以て動作を高速化した半導体記憶装置を提供すること
を目的とし、 メモリセルアレイの中から選択され、一対の第１および
第２のビット線に接続された所定のメモリセルと、該第
１および第２のビット線に接続され、これら２本のビッ
ト線の電位差に基づいて、該メモリセルに書き込まれた
データを所定電位レベルの第１および第２の出力信号と
して出力するセンスアンプと、前記第１および第２のビ
ット線に接続され、該所定のメモリセルにデータの書き
込みを行うライトアンプと、該ライトアンプによるメモ
リセルへのデータの書き込み時に、センスアンプを第１
および第２のビット線から電気的に切り離す手段と、を
備えた半導体記憶装置において、前記ライトアンプによ
るデータの書き込み時にセンスアンプから出力される第
１および第２の出力信号の電位レベルをそれぞれ互いに
異なる所定の電位レベルに制御する制御手段を設けるよ
うに構成する。

〔産業上の利用分野〕

本発明は、半導体記憶装置に係り、詳しくは、例えば、
Ｂｉ−ＣＭＯ３のＲＡＭの分野に用いて好適な、メモリ
内データを高速に読み出す半導体記憶装置に関する。

近年、ＣＭＯＳデバイスの低消費電力性と、バイポーラ
デバイスの高負荷駆動能力とを兼ね備えたＢｉ−ＣＭＯ
３の半導体記憶装置が数多く開発されている。

このような半導体記憶装置では、例えば、コンピュータ
の処理速度の向上環に伴って高速化が要求されている。

〔従来の技術〕

従来のこの種の半導体記憶装置としては、例えば、第４
．５図に示すようなものがあり、第４図において、１は
ロウアドレスバッファ、２はロウデコーダ、３はメモリ
セルアレイ、４はコラムアドレスバッファ、５はコラム
デコーダ、６はアンプ部、７は出カバソファである。メ
モリセルアレイ３は複数のワード線、ヒツト線およびこ
れらに接続されマトリクス状に配列された複数のメモリ
セル（図示せず）から構成されている。複数のメモリセ
ルのうち１つを選択して書込みまたは読み出しを行う場
合、入力端子からロウアドレスバッファ１を介して入力
されるデータに基づいてローデコーダ２は複数のワード
線のうちの１つを選択し、コラムアドレスバッファ４を
介して入力されるデータに基づいてコラムデコーダ５は
複数のビット線のうちの１つを選択することにより複数
のメモリセルのうち特定の１個が選択される。次に選択
されたメモリセルに情報を書き込み、またはメモリセル
の情報を読み出す。読み出された情報は、アンプ部６お
よび出力バッファ７を介して外部に取り出される。

第４図の要部の具体的な回路構成を第５図に基づいて説
明すると、アンプ部６は、ベースがビット線対Ｂｌ、Ｂ
２にそれぞれ接続され、エミッタが共通接続されたバイ
ポーラＩ・ランジスタロ１．Ｑ２　、ＮチャネルＭＯ３
）ランジスタＮｓを介してバイポーラトランジスタＱｌ
、Ｑ２のエミッタに接続された電流源１１およびバイポ
ーラトランジスタＱｌ、Ｑ２のベースに接続された抵抗
Ｒ１，Ｒ２からなるセンスアンプ８と、ビット線対にそ
れぞれ接続されたインバータ訂、Ｗ２からなるライトア
ンプ９とから構成される。さらに、メモリセルアレイ３
はデータ線路としてのビット線Ｂｌ　、　Ｂ２に接続さ
れた複数のメモリセルＣＥＬを有している。

この半導体記憶装置での書き込み動作を説明すると、ま
ず、ロウアドレスバッファ１から送られる番地情報に基
づいてロウデコーダ２によりワードドライバ（図示せず
）が活性化されて特定のワード線（図示せず）が選択さ
れ、コラムアドレスバッファ４、コラムデコーダ５によ
って特定のビット線Ｂｌ、Ｂ２が選択されることにより
特定のメモリセルが選択される。次いで、ライトアンプ
９により選択されたメモリセルＣＥＬの状態が強制的に
書き換えられて行われる。

書き換え動作を詳しく説明すると、第５図に示す従来例
は、センスアンプ８をＥ　ＣＬ　（ｅｍｉｔｔｅｒｃｏ
ｕｐｌｅｄ　ｌｏｇｉｃ　）回路で構成しており、ポジ
ティブな電圧をグランドレベル（以下、ＧＮＤと記す）
とし、ネガティブな電圧としてマイナス電源を加えてい
る。そして、ライトアンプ９によって、例えば、メモリ
セルＣＥＬに接続されるビット線Ｂ２をＧＮＤ、ビット
線Ｂ１をマイナス電源に落とすことでメモリセルＣＥＬ
が反転し、メモリセルＣＥＬの状態が強制的に書き換え
られる。

ところが、第５図に示す従来例にあっては、読み出し状
態におけるビット線Ｂｌ　、　Ｂ２の電位はＧＮＤ近く
の電位となっており、バイポーラトランジスタロｌ１口
２のエミッタは、Ｂｌ、Ｂ２の高い方の電位よりもトラ
ンジスタの７８１分だけ低い電位になっている。すなわ
ち、前述のように、読み出し状態から書き込み状態に状
態が変化した場合、バイポーラトランジスタ０１のベー
スにマイナス電源が直接印加され、バイポーラトランジ
スタＱ１のベースエミッタ間が逆バイアス状態となる。

したがって、バイポーラトランジスタ旧が壊れ易くなる
、寿命が短くなる等の信頼性上の問題があった。この問
題を解決するために、第６図に示すような半導体記憶装
置が提供されている。

この第６図に示す従来例は、センスアンプ８とライトア
ンプ９との間にＮチャネルＭＯ３）ランジスタＮｌ、Ｎ
２からなる線路遮断スイッチ１０を設け、メモリセル（
、ＥＬに対して書き込み動作を行う場合に、線路遮断ス
イッチ１０によりビット線Ｂｌ、Ｂ２とセンスアンプ８
とを電気的に切り離し、バイポーラトランジスタＱ１の
ベースにマイナス電源が直接印加されるという不具合を
防止するものである。

なお、Ｃは線路遮断スイッチ１０に制御信号を印加する
ためのコントロール端子である。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体記憶装置にあっ
ては、メモリセルＣＥＬに対して書き込み動作を行う場
合に、センスアンプ８をビット線Ｂｌ。

Ｂ２から完全に切り離してしまうという構成になってい
たため、センスアンプ８がビット線Ｂｌ、Ｂ２から切り
離された状態ではセンスアンプ８のバイポーラトランジ
スタＱｌ、Ｑ２のベース電位は同電位、すなわち、セン
スアンプ８から出力バッファ７へ出力される各データバ
スＤＢ、ＤＢの電位も同電位となり、出力バッファ７に
は“ＩＰとＬ”の中間レベルの出力がなされることにな
る。このように、書き込み動作を行う時に、センスアン
プ８からの出力が中間レベル出力となると、次サイクル
での読み出し動作の際、すなわち、書き込み状態から読
み出し状態に状態が変化した場合、グリッチが発生し易
く、動作が不安定な状態となる。したがって、例えば、
第７図に示すように、誤って論理レベルが反転してしま
った場合、正しい論理レベルとなるまでに遅延時間Ｔ、
が生じることとなり、この遅延時間Ｔ９分だけデータを
読み出すまでのメモリアクセス時間が遅くなり、高速な
読み出し動作ができなくなるという問題点があった。

そこで本発明は、データの書き込み動作の際、センスア
ンプの出力信号の電位レベルを所定の電位レベルに制御
することによってセンスアンプの出力の安定化を図った
半導体記憶装置を提供することを目的としている。

〔課題を解決するための手段〕

本発明による半導体記憶装置は上記目的達成のため、メ
モリセルアレイの中から選択され、一対の第１および第
２のビット線に接続された所定のメモリセルと、該第１
および第２のビット線に接続され、これら２本のピント
線の電位差に基づいて、該メモリセルに書き込まれたデ
ータを所定電位レベルの第１および第２の出力信号とし
て出力するセンスアンプと、前記第１および第２のビッ
ト線に接続され該所定のメモリセルにデータの書き込み
を行うライトアンプと、該ライトアンプによるメモリセ
ルへのデータの書き込み時に、センスアンプを第１およ
び第２のビット線から電気的に切り離す手段と、を備え
た半導体記憶装置において、前記ライトアンプによるデ
ータの書き込み時にセンスアンプから出力される第１お
よび第２の出力信号の電位レベルをそれぞれ互いに異な
る所定の電位レベルに制御する制御手段を設けるように
構成している。

〔作用〕

本発明では、ライトアンプによるメモリセルへのデータ
の書き込み時に、センスアンプがデータ線路から電気的
に切り離されても、センスアンプからの出力信号の電位
レベルは制御手段によって相異なる所定の電位レベルに
制御される。

したがって、センスアンプからの出力信号の電位レベル
は安定して出力される。

さらに、従来のような遅延時間がなくなり、動作が高速
化される。

［実施例］ 以下、本発明を図面に基づいて説明する。

第１図は本発明に係る半導体記憶装置の第１実施例の要
部構成を示す回路図であり、第１図において、第６図に
示す従来例と同一番号は同一または相当部分を示す。な
お、本発明の全体構成は、第４図に示す従来の半導体記
憶装置の全体構成を示すブロック図と同一である。

まず、第１実施例の具体的な回路構成を第１図に基づい
て説明する。

第１図において、本装置は大きく分けてメモリセルアレ
イ３、アンプ部６、出力バッファ７により構成されてお
り、アンプ部６ばセンスアンプ８、ライトアンプ９、線
路遮断スイッチ１ｏ、制御手段としての抵抗Ｒ３からな
っている。なお、抵抗Ｒ３は読み込み動作に影響しない
程度の抵抗ＲＩ、Ｒ２よりも充分大きな値の抵抗であり
、センスアンプ８と線路遮断スイッチ１０との間のビッ
ト線Ｂ１に接続されて設けられている。本実施例では、
第６図に示す従来例と比較して、制御手段としての抵抗
Ｒ３をセンスアンプ８と線路遮断スイッチ１０との間の
ビット線Ｂ１に接続して設けている部分に特徴がある。

したがって、センスアンプ８がビット線Ｂｌ、８２から
切り離された状態においてビット線Ｂ１側の電位はロー
レベルにクランプされるので、センスアンプ８と線路遮
断スイッチ１０との間に設けられた抵抗Ｒ３によって各
ビット線Ｂｌ、８２間に電位差が生じ、センスアンプ８
から出力バッファ７へ出力される各データバスＤＢ、Ｄ
Ｂの電位にも電位差が生じて、センスアンプ８からの出
力が中間レベルとならずに所定の出力電位が得られる。

すなわち、書き込み動作の後のサイクルでの読み出し動
作の際、つまり、書き込み状態から読み出し状態に状態
が変化した場合、遅延時間によるメモリアクセス時間の
長時間化を防止でき、データの高速な読み取りができる
。

第２図は本発明に係る半導体記憶装置の第２実施例を示
す図であり、第２図において、第１図に示す第１実施例
と同一番号は同一または相当部分を示す。

第２実施例の具体的な回路構成を第２図に基づいて説明
する。

本実施例では、第１図に示す第１実施例の受動素子であ
る抵抗Ｒ３の代わりに能動素子であるＮヂャネルＭＯＳ
トランジスタＮｃをセンスアンプ８と線路遮断スイッチ
１０との間のビット線Ｂ２に接続して設け、さらに、セ
ンスアンプ８と線路遮断スイッチ１０との間のビット線
Ｂ１に常にオフ状態となるダミー〇ＮチャネルＭＯ３）
ランジスタＮｄを接続して設けている部分に特徴がある
。なお、ＮチャネルＭＯ３）ランジスタＮｄはＮチャネ
ルＭＯ３）ランジスタＮｃと同じものであり、これによ
って、各ビット線Ｂｌ、Ｂ２に付く負荷容量のバランス
が等しくなる。

したがって、ビット線Ｂ２に設けられたＮチャネルＭＯ
３Ｉ−ランジスタＮｃによって第１実施例と同様に、セ
ンスアンプ８がビット線Ｂｌ　、　Ｂ２から切り離され
た状態においても各ビット線Ｂｌ、８２間に電位差が生
じて、センスアンプ８からの出力が中間レベルとならず
、所定の出力電位が得られる。

また、ヒツト線旧に設けられたダミーのＮチャネルＭＯ
３Ｉ−ランジスタＮｄによって各ビット線Ｂｌ。

Ｂ２に付く負荷容量のバランスが等しくされることでア
クセス速度が改善され、第１実施例と比較してより高速
な動作が期待できる。

第３図は本発明に係る半導体記憶装置の第３実施例を示
す図であり、第３図において、第１図に示す第１実施例
と同一番号は同一または相当部分を示す。

まず、構成を説明する。

第３図は第３実施例の具体的な回路構成を示す回路図で
あり、第３図において、本装置は第１図と同様に、大き
く分けてメモリセルアレイ３、アンプ部６、出力ハッフ
ァ７、制御手段としてのバイポーラトランジスタＯｃに
より構成されており、ビット線対ごとに設けられている
第１図に類似したセンスアンプ回路の出力を複数、デー
タバスＤＢ。

ＤＢに共通接続したものである。メモリセルアレイ３は
複数のメモリセルＣＥＬＩ、・・・ＣＥＬｎ、アンプ部
６はセンスアンプ８、ライトアンプ９、線路遮断スイッ
チ１０からなり、センスアンプ８はビット線の入力を受
けるバイポーラトランジスタＱｌｌ、Ｑ２１．・・、＋
Ｑ１ｎ＋口２ｎ、コラムデコーダの出力を受けるバイポ
ーラトランジスタＱｓｌ、Ｑ２ｎ、・・・＋Ｑｓｎ　、
ライトアンプ９はインバータＷＩＬＷ２１．−−−．Ｗ
ｉｎ、Ｗ２ｎ　、線路遮断スイッチ１０はＮチャネルＭ
Ｏ３）ランジスタＮ１１、Ｎ２１．・・・＋　Ｎｌｎ、
　Ｎ２ｎからなっている。バイポーラトランジスタＱｃ
のコレクタはデータバスＤＢに接続され、エミッタは電
流源１１に接続され、さらに前記のバイポーラトランジ
スタＱｓｌ＋・・・Ｑｓｎのエミッタと共通接続されて
いる。なお、Ｂｌｌ、Ｂ２１．・・・Ｂｌｎ、Ｂ２ｎは
ビット線である。

本実施例では、センスアンプ８のバイポーラトランジス
タロｓｌ、Ｑｓ２．・・・Ｑｓｎと制御手段としてのバ
イポーラトランジスタＯｃを１つのＥＣＬ（ｅｍｉｔｔ
ｅｒ　ｃｏｕｐｌｅｄ　ｌｏｇｉｃ　）回路としてみる
ことができ、ベースに一番高い電位が印加されたバイポ
ーラトランジスタのみに電流が流れるようになる。

すなわち、読み取り動作時はバイポーラトランジスタＱ
ｃのベースに“Ｌ”が印加されてパイボーラトランジス
タＱ　ｓ　１　＋　Ｑ　ｓ　２　＋・・・、　Ｑｓｎの
中で一番高い電位が印加されたセンスアンプが活性化さ
れ、ブタが読み出される。書き込み動作時はバイポーラ
トランジスタＱｃのベースに１１　Ｈ＋＋が印加される
ことにより、バイポーラトランジスタＯｃがオンしてＧ
ＮＤ線→抵抗Ｒ２→バイポーラトランジスタＱｃ→電流
源１１の経路に電流が流れる。したがって、このバイポ
ーラトランジスタＱｃのコレクタ電位はローレベル、一
方、電流の流れないデータバスＤＢはハイレベルに固定
される。

したがって、本実施例では前記第１．２実施例のように
各ビット線対ごとに制御手段を設ける必要がなく、複数
のビット線対に対し、１つの制御手段を設けるだけでよ
いので、第１．２実施例と比較して回路構成を簡略化で
きる。

以上述べたように本実施例では、センスアンプからの出
力信号の電位レベルを安定して出力することができるの
で、書き込み状態から読み出し状態に状態が変化する際
においても、センスアンプの動作不安定状態を原因とす
る遅延時間によるメロ モリアクセス速度の低下を防止することができ、結果と
して、半導体記憶装置の高速性能を犠牲にすることなく
、メモリ内のデータを高速に読み出すことができる。

なお、上記実施例はポジティブな電圧をＧＮＤとし、印
加電圧としてマイナス電源を加えるＥＣＬ　（ｅｍｉｔ
ｔｅｒ　ｃｏｕｐｌｅｄ　ｌｏｇｉｃ　）回路で構成さ
れた半導体記録装置を例にとって説明しているが、これ
に限らす、例えば、ＧＮＤをＯｖ、印加電圧を＋５ｖと
した半導体記憶装置に適用してもかまわす、回路構成に
より自由に決定されることはいうまでもない。

〔発明の効果〕

本発明では、センスアンプからの出力信号の電位レベル
を安定して出力することができ、書き込み状態から読み
出し状態に状態が変化する際においても、メモリ内のデ
ータを高速に読み出すことができる。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の第１実施例の要
部構成を示す回路図、第２図は本発明に係る半導体記憶
装置の第２実施例の要部構成を示す回路図、第３図は本
発明に係る半導体記憶装置の第３実施例の要部構成を示
す回路図、第４図は従来例の半導体記憶装置の全体構成
を示すブロック図、第５図は従来例の半導体記憶装置の
要部構成を示す回路図、第６図は他の従来例の半導体記
憶装置の要部構成を示す回路図、第７図は従来例のセン
スアンプの出力状態を説明するための波形図である。 ３・・・・・・メモリセルアレイ、 ６・・・・・・アンプ部、 ７・・・・・・出カバソファ、 ８・・・・・・センスアンプ、 ９・・・・・・ライトアンプ、 １０・・・・・・線路遮断スイッチ、 Ｒ３・・・・・・抵抗（制御手段）、 Ｎｃ・・・・・・ＮチャネルＭＯ３）ランジスタ（制御
手段）、 口Ｃ・・・・・・バイポーラトランジスタ（制御手段）
、ＣＥＬ、ＣＥＬＬ、・・・、ＣＥＬｎ　−メモリセル
、Ｂｌ、Ｂ２．Ｂｌｌ、・・・、・・・・・・ビット線
。

Claims (3)

【特許請求の範囲】
1. （１）メモリセルアレイの中から選択され、一対の第１
   および第２のビット線に接続された所定のメモリセルと
   、 該第１および第２のビット線に接続され、これら２本の
   ビット線の電位差に基づいて、該メモリセルに書き込ま
   れたデータを所定電位レベルの第１および第２の出力信
   号として出力するセンスアンプと、 前記第１および第２のビット線に接続され、該所定のメ
   モリセルにデータの書き込みを行うライトアンプと、 該ライトアンプによるメモリセルへのデータの書き込み
   時に、センスアンプを第１および第２のビット線から電
   気的に切り離す手段と、を備えた半導体記憶装置におい
   て、 前記ライトアンプによるデータの書き込み時にセンスア
   ンプから出力される第１および第２の出力信号の電位レ
   ベルをそれぞれ互いに異なる所定の電位レベルに制御す
   る制御手段を設けたことを特徴とする半導体記憶装置。
2. （２）前記制御手段は、前記第１のビット線に接続され
   た抵抗素子またはスイッチング素子であり、データの書
   き込み時に該第１のビット線の電位を前記第２のビット
   の電位とは異なる電位にクランプすることを特徴とする
   請求項１記載の半導体記憶装置。
3. （３）前記制御手段は、前記第１および第２の出力信号
   の一方に接続されたコレクタと、前記センスアンプのオ
   ン・オフを制御するトランジスタのエミッタに接続され
   たエミッタとを有する制御トランジスタであり、データ
   の書き込み時に該制御トランジスタを強制的にオンさせ
   ることにより前記第１および第２の出力信号の一方の電
   位を第１および第２の出力信号の他方の電位よりも低く
   することを特徴とする請求項１記載の半導体記憶装置。