JPH0417195A - 半導体ダイナミックｒａｍ - Google Patents
半導体ダイナミックｒａｍInfo
- Publication number
- JPH0417195A JPH0417195A JP2121549A JP12154990A JPH0417195A JP H0417195 A JPH0417195 A JP H0417195A JP 2121549 A JP2121549 A JP 2121549A JP 12154990 A JP12154990 A JP 12154990A JP H0417195 A JPH0417195 A JP H0417195A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- circuit
- dynamic ram
- recharged
- transistor
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体ダイナミックＲＡＭのピーク電流の
低減に関するものである。
低減に関するものである。
第４図は従来のセンス回路、リチャージ回路を示す回路
図て、図中、（１） （２） （３）はＮチャネルＭＯ
Ｓトランジスタで、センス回路を構成する。（４） （
５） （６）はＰチャネルＭＯ８）ランジスタで、リチ
ャージ回路を構成する。ＳＯはセンス活性化信号、ＳＯ
はリチャージ活性化信号、Ｎｌ、Ｎ２は他のビット線対
と共通ノードである。
図て、図中、（１） （２） （３）はＮチャネルＭＯ
Ｓトランジスタで、センス回路を構成する。（４） （
５） （６）はＰチャネルＭＯ８）ランジスタで、リチ
ャージ回路を構成する。ＳＯはセンス活性化信号、ＳＯ
はリチャージ活性化信号、Ｎｌ、Ｎ２は他のビット線対
と共通ノードである。
次に、第４図の動作を第５図の波形図を用いて説明する
。ワード線が立上かった後、その情報をセンス回路で増
巾する。センス活性化信号ｓｏか高レベルになった直後
、リチャージ活性化信号が低レベルとなり、情報がＬｏ
ｗ側のビット線をＧＮＤにセンスし、情報がＨｉｇｈ側
のビット線を電源電圧にリチャージする。
。ワード線が立上かった後、その情報をセンス回路で増
巾する。センス活性化信号ｓｏか高レベルになった直後
、リチャージ活性化信号が低レベルとなり、情報がＬｏ
ｗ側のビット線をＧＮＤにセンスし、情報がＨｉｇｈ側
のビット線を電源電圧にリチャージする。
以上の様にして、選択ビット線も非選択ビット線も、同
様に早くリチャージされる。これは、とのビット線か選
らばれるかがわからないためて、総てのビット線が選ば
れても良い様にしである。
様に早くリチャージされる。これは、とのビット線か選
らばれるかがわからないためて、総てのビット線が選ば
れても良い様にしである。
早くリチャージすると、ビット線電位の開きが早くなり
、次に伝わるＩ１０線電位の開きが早くなる。結果とし
て、ＲＡＭのアクセスタイムか早くなる。
、次に伝わるＩ１０線電位の開きが早くなる。結果とし
て、ＲＡＭのアクセスタイムか早くなる。
従来の半導体ダイナミックＲＡＭは以上の様に構成され
ていたので、リチャージ時に数多くのビット線を早く充
電する結果、この時、ピーク電流か流れそれか大きいと
いう問題点かあった。
ていたので、リチャージ時に数多くのビット線を早く充
電する結果、この時、ピーク電流か流れそれか大きいと
いう問題点かあった。
この発明は、上記の様な問題点を解消するためになされ
たもので、リチャージ時のピーク電流が低減される半導
体ダイナミックＲＡＭを得ることを目的とする。
たもので、リチャージ時のピーク電流が低減される半導
体ダイナミックＲＡＭを得ることを目的とする。
この発明に係る半導体ダイナミックＲＡＭは、選択ビッ
ト線を早くリチャージし、非選択ビット線を遅くリチャ
ージしたものである。
ト線を早くリチャージし、非選択ビット線を遅くリチャ
ージしたものである。
この発明におけるリチャージ時のピーク電流は、数多く
の非選択ビット線か遅くリチャージされるので、低減さ
れる。
の非選択ビット線か遅くリチャージされるので、低減さ
れる。
以下、この発明の一実施例を図について説明する。第１
図において、（１）（２）（３）はＮチャネルＭＯＳト
ランジスタで、センス回路を構成する。２Ｇ（２１）（
２２） （２３）はＰチャネルＭＯ３）ランジスタでリ
チャージ回路を構成する。ＳＯはセンス活性化信号、Ｓ
Ｏはリチャージ活性化信号、ｙはコラムデコーダ出力の
反転信号、Ｎｌは他のビット線と共通ノド、Ｎ３はビッ
ト線対ごとに設けられた個別ノードである。又、トラン
ジスタ（２２）はサイズをトランジスタ（２３）よりも
小さくしである。
図において、（１）（２）（３）はＮチャネルＭＯＳト
ランジスタで、センス回路を構成する。２Ｇ（２１）（
２２） （２３）はＰチャネルＭＯ３）ランジスタでリ
チャージ回路を構成する。ＳＯはセンス活性化信号、Ｓ
Ｏはリチャージ活性化信号、ｙはコラムデコーダ出力の
反転信号、Ｎｌは他のビット線と共通ノド、Ｎ３はビッ
ト線対ごとに設けられた個別ノードである。又、トラン
ジスタ（２２）はサイズをトランジスタ（２３）よりも
小さくしである。
次に第１図の動作を第２図の波形図を用いて説明する。
センス動作は前記従来のものと同様なので、説明は省略
する。リチャージ時、非選択ビット線対てはコラムデコ
ーダ出力の反転信号ｙは高レベル、リチャージ活性化信
号ＳＯは低レベルなので、サイズの小さいトランジスタ
（２２）のみがオン状態となり、ビット線を充電するの
でリチャージは遅くなる。一方、選択ビット線対てはコ
ラムデコーダ出力の反転信号ｙは低レベルとなり、サイ
ズの小さいトランジスタ（２３）もオン状態となり、ビ
ット線を充電するので、リチャージは早くなる。
する。リチャージ時、非選択ビット線対てはコラムデコ
ーダ出力の反転信号ｙは高レベル、リチャージ活性化信
号ＳＯは低レベルなので、サイズの小さいトランジスタ
（２２）のみがオン状態となり、ビット線を充電するの
でリチャージは遅くなる。一方、選択ビット線対てはコ
ラムデコーダ出力の反転信号ｙは低レベルとなり、サイ
ズの小さいトランジスタ（２３）もオン状態となり、ビ
ット線を充電するので、リチャージは早くなる。
以上の様にして、選択ビット線が早く、非選択ビット線
は遅くリチャージされる。
は遅くリチャージされる。
なお、上記実施例ではりチャージ回路を１つにまとめた
場合を示したか、第３図に示す様に２つに分離してもよ
い。以下、第３図の動作を説明する。
場合を示したか、第３図に示す様に２つに分離してもよ
い。以下、第３図の動作を説明する。
図中、センス回路は前記従来のものと同様なのて、説明
は省略する。（４） （５）αＯ） Ｑｌ） Ｑ１０艷
はＰチャネルＭＯＳトランジスタて、リチャージ回路を
構成する。ＳＯはセンス活性化信号、ｙはコラムデコー
ダ出力の反転信号である。Ｎｌ、Ｎ２は他のビット線対
と共通のノード、Ｎ３は個々のビット線対ごとに設けら
れたノードである。トランジスタα０）（４） （５）
では構成されるリチャージ回路は０３ （１１） ＩＪ
２で構成されるリチャージ回路よりも駆動能力が小さい
。
は省略する。（４） （５）αＯ） Ｑｌ） Ｑ１０艷
はＰチャネルＭＯＳトランジスタて、リチャージ回路を
構成する。ＳＯはセンス活性化信号、ｙはコラムデコー
ダ出力の反転信号である。Ｎｌ、Ｎ２は他のビット線対
と共通のノード、Ｎ３は個々のビット線対ごとに設けら
れたノードである。トランジスタα０）（４） （５）
では構成されるリチャージ回路は０３ （１１） ＩＪ
２で構成されるリチャージ回路よりも駆動能力が小さい
。
次に動作について説明する。非選択ビット線はｙ信号か
高レベルなので、トランジスタα０）のみかオン状態と
なり、ビット線を遅く充電する。選択ビット線はｙ信号
が低レベルとなるので、トランジスタ（１３もオン状態
となり、ビット線を早く充電する。
高レベルなので、トランジスタα０）のみかオン状態と
なり、ビット線を遅く充電する。選択ビット線はｙ信号
が低レベルとなるので、トランジスタ（１３もオン状態
となり、ビット線を早く充電する。
以上の様にこの発明によれば、非選択ビット線を遅（リ
チャージし、選択ビット線を早くリチャージする様にし
たので、アクセスタイムの遅延な（リチャージ時のピー
ク電流か低減されたダイナミックＲＡＭが得られるとい
う効果かある。
チャージし、選択ビット線を早くリチャージする様にし
たので、アクセスタイムの遅延な（リチャージ時のピー
ク電流か低減されたダイナミックＲＡＭが得られるとい
う効果かある。
第１図はこの発明の一実施例であるセンス回路、リチャ
ージ回路の回路図、第２図は第１図の動作を説明する波
形図、第３図は本発明の他の実施例であるセンス回路、
リチャージ回路の回路図、第４図は従来のセンス回路、
リチャージ回路の回路図、第５図は第４図の動作を説明
する波形図である。 図において、（１）〜（３）はＮチャネルＭＯ３Ｉ−ラ
ンジスタ、（４） （５）α０）〜（１３，Ｃ’［１〜
（２３）はＰチャネルＭＯＳトランジスタを示す。 なお、図中、同一符号は同一 または相当部分を示す。
ージ回路の回路図、第２図は第１図の動作を説明する波
形図、第３図は本発明の他の実施例であるセンス回路、
リチャージ回路の回路図、第４図は従来のセンス回路、
リチャージ回路の回路図、第５図は第４図の動作を説明
する波形図である。 図において、（１）〜（３）はＮチャネルＭＯ３Ｉ−ラ
ンジスタ、（４） （５）α０）〜（１３，Ｃ’［１〜
（２３）はＰチャネルＭＯＳトランジスタを示す。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- 選択ビット線を早くリチャージし、非選択ビット線を遅
くリチャージしたことを特徴とする半導体ダイナミック
ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2121549A JPH0417195A (ja) | 1990-05-10 | 1990-05-10 | 半導体ダイナミックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2121549A JPH0417195A (ja) | 1990-05-10 | 1990-05-10 | 半導体ダイナミックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0417195A true JPH0417195A (ja) | 1992-01-21 |
Family
ID=14814000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2121549A Pending JPH0417195A (ja) | 1990-05-10 | 1990-05-10 | 半導体ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0417195A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50151289U (ja) * | 1974-05-31 | 1975-12-16 | ||
| JPH0242345A (ja) * | 1988-02-10 | 1990-02-13 | Takeda Chem Ind Ltd | 透明容器の検査装置 |
-
1990
- 1990-05-10 JP JP2121549A patent/JPH0417195A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50151289U (ja) * | 1974-05-31 | 1975-12-16 | ||
| JPH0242345A (ja) * | 1988-02-10 | 1990-02-13 | Takeda Chem Ind Ltd | 透明容器の検査装置 |
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