JPH04172012A - 出力回路 - Google Patents
出力回路Info
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- JPH04172012A JPH04172012A JP2300107A JP30010790A JPH04172012A JP H04172012 A JPH04172012 A JP H04172012A JP 2300107 A JP2300107 A JP 2300107A JP 30010790 A JP30010790 A JP 30010790A JP H04172012 A JPH04172012 A JP H04172012A
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- JP
- Japan
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- output
- input
- inverter
- channel transistor
- buffer
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- 230000001939 inductive effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特に出力トランジスタに急激
に電流が流れることのないようにした出力回路に関する
。
に電流が流れることのないようにした出力回路に関する
。
従来のこの種の出力回路は、第４図に示すように、カス
ケード接続されたＰチャネルとＮチャネルの各トランジ
スタ３，４に対応して、入力しきい電位の互いにことな
るインバータ１，２が、前記トランジスタ３，４を別個
に駆動する構成となっている。第５図に示す様に、イン
バータ１よりも、インバータ２．がΔＶ７だけしきい値
電圧が高いものとする。第５図のタイミング図に示す様
に、インバータ１とインバータ２への入力信号Ｖｉが立
ち上がると、始めにインバータ２の出力がＮチャネル出
力トランジスタ４に出力されるので、Ｎチャネル出力ト
ランジスタ４はオフ状態になる。その後、入力信号Ｖｉ
がインバータ１の入力しきい電圧Ｖｉｌに達し、インバ
ータ１の圧力がＰチャネル出力トランジスタ３に出力さ
れると、Ｐチャネル出力トランジスタ３はオン状態にな
る。
ケード接続されたＰチャネルとＮチャネルの各トランジ
スタ３，４に対応して、入力しきい電位の互いにことな
るインバータ１，２が、前記トランジスタ３，４を別個
に駆動する構成となっている。第５図に示す様に、イン
バータ１よりも、インバータ２．がΔＶ７だけしきい値
電圧が高いものとする。第５図のタイミング図に示す様
に、インバータ１とインバータ２への入力信号Ｖｉが立
ち上がると、始めにインバータ２の出力がＮチャネル出
力トランジスタ４に出力されるので、Ｎチャネル出力ト
ランジスタ４はオフ状態になる。その後、入力信号Ｖｉ
がインバータ１の入力しきい電圧Ｖｉｌに達し、インバ
ータ１の圧力がＰチャネル出力トランジスタ３に出力さ
れると、Ｐチャネル出力トランジスタ３はオン状態にな
る。
以上のようにして、Ｐチャネル出力トランジスタ３とＮ
チャネル出力トランジスタ４とが、同時にオン状態にな
ることが回避できるため、貫通電流が流れない。
チャネル出力トランジスタ４とが、同時にオン状態にな
ることが回避できるため、貫通電流が流れない。
入力信号Ｖｉが立ち下りの場合も同じ動作原理により、
Ｐチャネル出力トランジスタ３がオフ状態になった後に
、Ｎチャネル出力トランジスタ４がオン状態になるため
大きな貫通電流が流れない。
Ｐチャネル出力トランジスタ３がオフ状態になった後に
、Ｎチャネル出力トランジスタ４がオン状態になるため
大きな貫通電流が流れない。
前述した従来の出力回路は、貫通電流は減少するが、出
力に接続されているトランジスタは外部のデバイスを動
作させる為、電源供給能力は大きい。この為、Ｎチャネ
ルトランジスタ４は圧力の電位が■ゎ。レベルの状態で
オンし、Ｐチャネルトランジスタは出力の電位が接地レ
ベルの状態でオンする為、電源のインダクタンスにかか
る電流変化ｄ ｉ ／ ｄ ｔは大きくなり、電源に誘
起されるノイズは大きいという欠点がある。ちなみに、
シミュレーション結果によれば、ＧＮＤに３００ａ＋Ｖ
の電圧が誘起されることが判明した。
力に接続されているトランジスタは外部のデバイスを動
作させる為、電源供給能力は大きい。この為、Ｎチャネ
ルトランジスタ４は圧力の電位が■ゎ。レベルの状態で
オンし、Ｐチャネルトランジスタは出力の電位が接地レ
ベルの状態でオンする為、電源のインダクタンスにかか
る電流変化ｄ ｉ ／ ｄ ｔは大きくなり、電源に誘
起されるノイズは大きいという欠点がある。ちなみに、
シミュレーション結果によれば、ＧＮＤに３００ａ＋Ｖ
の電圧が誘起されることが判明した。
本発明の目的は、前記欠点を解決し、電源誘起ノイズを
低減した出力回路を提供することにある。
低減した出力回路を提供することにある。
本発明の出力回路の構成は、第１のインバータの入力を
入力端子に接続しかつ圧力を遅延バッファである第１の
プリバッファの入力に接続し、前記第１のプリバッファ
の出力がカスケードに接続されたＰチャネルトランジス
タとＮチャネルトランジスタにより構成され、その出力
を出力端子に接続されている第１の出力バッファの入力
に接続され、前記第１のインバータの出力が一極を入力
端子に接続されたＮチャネルトランジスタの他極と一極
を前記第１の出力バッファの出力に接続されたＰチャネ
ルトランジスタの他極とを接続して出力とする様に構成
された第１の選択回路のゲートに入力され、同様に一極
を入力端子に接続されたＰチャネルトランジスタの他極
と、一極を前記第１の出力バッファの圧力に接続された
Ｎチャネルトランジスタの他極とを接続して出力とする
様に構成された第２の選択回路のゲートに入力され、前
記第１の選択回路の出力の少なくとも１以上の第２のイ
ンバータの入力に接続し、前記第２の選択回路の出力を
少なくとも１以上の第３のインバータに接続し、カスケ
ード接続された少なくとも１以上のＰチャネルトランジ
スタの入力に前記第２のインバータの出力を接続し、か
つＮチャネルトランジスタの入力に前記第３のインバー
タの出力を接続して構成される第２の圧力バッファの出
力を出力端子に接続していることを特徴とする。
入力端子に接続しかつ圧力を遅延バッファである第１の
プリバッファの入力に接続し、前記第１のプリバッファ
の出力がカスケードに接続されたＰチャネルトランジス
タとＮチャネルトランジスタにより構成され、その出力
を出力端子に接続されている第１の出力バッファの入力
に接続され、前記第１のインバータの出力が一極を入力
端子に接続されたＮチャネルトランジスタの他極と一極
を前記第１の出力バッファの出力に接続されたＰチャネ
ルトランジスタの他極とを接続して出力とする様に構成
された第１の選択回路のゲートに入力され、同様に一極
を入力端子に接続されたＰチャネルトランジスタの他極
と、一極を前記第１の出力バッファの圧力に接続された
Ｎチャネルトランジスタの他極とを接続して出力とする
様に構成された第２の選択回路のゲートに入力され、前
記第１の選択回路の出力の少なくとも１以上の第２のイ
ンバータの入力に接続し、前記第２の選択回路の出力を
少なくとも１以上の第３のインバータに接続し、カスケ
ード接続された少なくとも１以上のＰチャネルトランジ
スタの入力に前記第２のインバータの出力を接続し、か
つＮチャネルトランジスタの入力に前記第３のインバー
タの出力を接続して構成される第２の圧力バッファの出
力を出力端子に接続していることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実旅例の出力回路の回路図である。
第２図は第１図の各部の電圧波形を示すタイミング図で
ある。第１図、第２図において、本実施例は、第１のイ
ンバータ１と、第１のプリバッファ２と、第１の出力バ
ッファ１５と、第１、第２の選択回路２１．２２と、第
２．第３のインバータ１６．１７と、第２の出力バッフ
ァ２３とを備えている。ここで、第１の出力バッファは
、Ｐ、Ｎチャネルトランジスタ３，４の直列体からなる
。第１の選択回路２１は、Ｎ、Ｐチャネルトランジスタ
５，６からなり、第２の選択回路２２は、Ｎ、Ｐチャネ
ルトランジスタ７゜８からなり、第２のインバータ１６
はＰ、Ｎチャネルトランジスタ９．ｌＯの直列体からな
り、第３のインバータ１７はＰ、Ｎチャネルトランジス
タ１１．１２からなり、第２の出力バッファ２３はＰ、
Ｎチャネルトランジスタ１３．１４からなる。入力■１
が印加され、出力Ｖｏｕｔが出力され、これに容量Ｃｔ
、が負荷される。
ある。第１図、第２図において、本実施例は、第１のイ
ンバータ１と、第１のプリバッファ２と、第１の出力バ
ッファ１５と、第１、第２の選択回路２１．２２と、第
２．第３のインバータ１６．１７と、第２の出力バッフ
ァ２３とを備えている。ここで、第１の出力バッファは
、Ｐ、Ｎチャネルトランジスタ３，４の直列体からなる
。第１の選択回路２１は、Ｎ、Ｐチャネルトランジスタ
５，６からなり、第２の選択回路２２は、Ｎ、Ｐチャネ
ルトランジスタ７゜８からなり、第２のインバータ１６
はＰ、Ｎチャネルトランジスタ９．ｌＯの直列体からな
り、第３のインバータ１７はＰ、Ｎチャネルトランジス
タ１１．１２からなり、第２の出力バッファ２３はＰ、
Ｎチャネルトランジスタ１３．１４からなる。入力■１
が印加され、出力Ｖｏｕｔが出力され、これに容量Ｃｔ
、が負荷される。
ＶｌがＧＮＤの電位の時、入力ｖ１は高電位側にあり、
第１．第２の選択回路２１．２２のＮチャネルトランジ
スタ５，７はオン状態にあり、Ｐチャネルトランジスタ
６．８はオフ状態にある。
第１．第２の選択回路２１．２２のＮチャネルトランジ
スタ５，７はオン状態にあり、Ｐチャネルトランジスタ
６．８はオフ状態にある。
■３の電位は、入力■。と同電位であるＧＮＤの電位に
あり、■、の電位はＶ ｏ ｕ ｔの電位であるＧＮＤ
電位となっている。第２のインバータ１６の圧力である
■４は、高電位側にあり、電流供給能力の大きなＰチャ
ネルトランジスタ１３は、オフ状態にある。第３のイン
バータ１７の出力であるＶ６は高電位側にあり、電流供
給能力の大きなＮチャネルトランジスタ１４はオン状態
にある。電流供給能力の小さいインバータ１５はＧＮＤ
電位となっている。
あり、■、の電位はＶ ｏ ｕ ｔの電位であるＧＮＤ
電位となっている。第２のインバータ１６の圧力である
■４は、高電位側にあり、電流供給能力の大きなＰチャ
ネルトランジスタ１３は、オフ状態にある。第３のイン
バータ１７の出力であるＶ６は高電位側にあり、電流供
給能力の大きなＮチャネルトランジスタ１４はオン状態
にある。電流供給能力の小さいインバータ１５はＧＮＤ
電位となっている。
次に■１がＧＮＤ電位から高電位側への立ち上がり波形
が入力されると、入力■。は高電位からＧＮＤｔＥ位へ
ト変わる。Ｎチャネルトランジスタ５．７はオフ状態と
なり、Ｐチャネルトランジスタ８はオン状態となり、Ｐ
チャネルトランジスタ６はＶｏｕｔがＶ３より、トラン
ジスタ６のしきい値電圧ｖ１．高くなるまでオフ状態で
ある。ｖ３の電位は遅延時間の大きなバッファ２が出力
インバータ１５をスイッチングさせるまで、ＧＮＤ側電
位のままである。■、も同様に高電位側にあり、Ｐチャ
ネルトランジスタ１３もオフ状態のままである。■５の
電位は、入力ｖ１の電位である高電位側に変動し、ｖ６
はＧＮＤ電位へと変動し、Ｎチャネルトランジスタ１４
はオフ状態になる。ここで、バッファ２の出力が高電位
側からＧＮＤ電位側にスイッチングし、インバータ１５
をスイッチングさせるまで、電流供給能力の大きな１３
のＰチャネルトランジスタ１３、Ｎチャネルトランジス
タ１４共にオフ状態となっている。インバータ２の８力
がスイッチングし、高電位側からＧＮＤ電位へと変動す
ると、インバータ１５のスイッチングが起こる。Ｎチャ
ネルトランジスタ４がオン状態からオフ状態へと変動し
、Ｐチャネルトランジスタ３がオフ状態からオン状態と
なり、出力Ｖ ｏ ｕ ｔはＧＮＤ電位から高電位側へ
と変動していく。この時Ｐチャネルトランジスタ３及び
Ｎチャネルトランジスタ４の電流供給能力が小さいため
、貫通電流も少なく電源のノイズは小さい。
が入力されると、入力■。は高電位からＧＮＤｔＥ位へ
ト変わる。Ｎチャネルトランジスタ５．７はオフ状態と
なり、Ｐチャネルトランジスタ８はオン状態となり、Ｐ
チャネルトランジスタ６はＶｏｕｔがＶ３より、トラン
ジスタ６のしきい値電圧ｖ１．高くなるまでオフ状態で
ある。ｖ３の電位は遅延時間の大きなバッファ２が出力
インバータ１５をスイッチングさせるまで、ＧＮＤ側電
位のままである。■、も同様に高電位側にあり、Ｐチャ
ネルトランジスタ１３もオフ状態のままである。■５の
電位は、入力ｖ１の電位である高電位側に変動し、ｖ６
はＧＮＤ電位へと変動し、Ｎチャネルトランジスタ１４
はオフ状態になる。ここで、バッファ２の出力が高電位
側からＧＮＤ電位側にスイッチングし、インバータ１５
をスイッチングさせるまで、電流供給能力の大きな１３
のＰチャネルトランジスタ１３、Ｎチャネルトランジス
タ１４共にオフ状態となっている。インバータ２の８力
がスイッチングし、高電位側からＧＮＤ電位へと変動す
ると、インバータ１５のスイッチングが起こる。Ｎチャ
ネルトランジスタ４がオン状態からオフ状態へと変動し
、Ｐチャネルトランジスタ３がオフ状態からオン状態と
なり、出力Ｖ ｏ ｕ ｔはＧＮＤ電位から高電位側へ
と変動していく。この時Ｐチャネルトランジスタ３及び
Ｎチャネルトランジスタ４の電流供給能力が小さいため
、貫通電流も少なく電源のノイズは小さい。
Ｎチャネルトランジスタ４がオフ状態、Ｐチャネルトラ
ンジスタ３がオン状態となり１、外部負荷容量ＣＬに電
流供給を行い、Ｖｏｕｔの電位がＶ３より、トランジス
タ６のしきい値電圧Ｖ？？より高くなるとＰチャネルト
ランジスタ６はオンし、■、の電位がインバータ１６の
しきい電位であるｖＴ、に達すると、インバータエ６の
出力は高電位側からＧＮＤ側へと変化し、Ｐチャネルト
ランジスタ１３はオン状態となる。Ｐチャネルトランジ
スタ１３の電流供給能力は大きいが、高電位側であるソ
ースと出力Ｖｏｕｔと同電位であるドレイン間の電位差
は、ＶＴ３分だけ低い為、急激な電流供給は行われない
。ｖ３の電位はやがて高電位側の電位と同電位となる。
ンジスタ３がオン状態となり１、外部負荷容量ＣＬに電
流供給を行い、Ｖｏｕｔの電位がＶ３より、トランジス
タ６のしきい値電圧Ｖ？？より高くなるとＰチャネルト
ランジスタ６はオンし、■、の電位がインバータ１６の
しきい電位であるｖＴ、に達すると、インバータエ６の
出力は高電位側からＧＮＤ側へと変化し、Ｐチャネルト
ランジスタ１３はオン状態となる。Ｐチャネルトランジ
スタ１３の電流供給能力は大きいが、高電位側であるソ
ースと出力Ｖｏｕｔと同電位であるドレイン間の電位差
は、ＶＴ３分だけ低い為、急激な電流供給は行われない
。ｖ３の電位はやがて高電位側の電位と同電位となる。
この時、電流供給能力は、Ｐチャネルトランジスタ３と
Ｐチャネルトランジスタ１３とを加算した値となる。
Ｐチャネルトランジスタ１３とを加算した値となる。
同様に、Ｖｌが高電位側からＧＮＤ電位側への立ち下が
り波形が入力された時の出力トランジスタ１３とＰチャ
ネルトランジスタ１４と、Ｎチャネルトランジスタ３等
の動作についてのみ説明する。
り波形が入力された時の出力トランジスタ１３とＰチャ
ネルトランジスタ１４と、Ｎチャネルトランジスタ３等
の動作についてのみ説明する。
入力Ｖｒが高電位側の時、Ｐチャネルトランジスタ１３
とＰチャネルトランジスタ３はオン状態にあり、Ｎチャ
ネルトランジスタ１４とＮチャネルトランジスタ４はオ
フ状態にある。Ｖｏｕｔは１３と３のＰチャネルトラン
ジスタ３，１３により高電位側にある。入力Ｖ１がＧＮ
Ｄ電位へと変動する事により、Ｐチャネルトランジスタ
１３がオフ状態となる。インバータ１５がスイッチング
すると、出力Ｖｏｕｔの電位はＮチャネルトランジスタ
４により、高電位側からＧＮＤ側へと変位する。出力Ｖ
ｏｕｔの電位がインバータ１７の入力しきい電圧である
Ｖ７．に達した時に、Ｎチャネルトランジスタ１４がオ
ン状態となり、電流供給を行う。
とＰチャネルトランジスタ３はオン状態にあり、Ｎチャ
ネルトランジスタ１４とＮチャネルトランジスタ４はオ
フ状態にある。Ｖｏｕｔは１３と３のＰチャネルトラン
ジスタ３，１３により高電位側にある。入力Ｖ１がＧＮ
Ｄ電位へと変動する事により、Ｐチャネルトランジスタ
１３がオフ状態となる。インバータ１５がスイッチング
すると、出力Ｖｏｕｔの電位はＮチャネルトランジスタ
４により、高電位側からＧＮＤ側へと変位する。出力Ｖ
ｏｕｔの電位がインバータ１７の入力しきい電圧である
Ｖ７．に達した時に、Ｎチャネルトランジスタ１４がオ
ン状態となり、電流供給を行う。
この時、従来の技術にて説明した回路では、ＧＮＤのノ
イズは３００ｍＶであり第４図にノイズ波形を示す。本
実施例では１００ｍＶであり第２図にノイズ波形を示す
。従来の技術に比べ本実施例では１／３のノイズしか発
生しない。これは、シミュレーションによる結果による
もので、外部負荷Ｌ ００ｐＦ、 ＧＮＤインダクタン
ス７０ｎＨ，電源電圧５ｖ時である。
イズは３００ｍＶであり第４図にノイズ波形を示す。本
実施例では１００ｍＶであり第２図にノイズ波形を示す
。従来の技術に比べ本実施例では１／３のノイズしか発
生しない。これは、シミュレーションによる結果による
もので、外部負荷Ｌ ００ｐＦ、 ＧＮＤインダクタン
ス７０ｎＨ，電源電圧５ｖ時である。
第３図に本発明の別の実施例の回路図を示す。
第３図において、本実施例は、第１図の実施例とは選択
回路の構成に違いがある。
回路の構成に違いがある。
本実施例の選択回路３０，３１はトランスファーゲート
３５，３６，３７，３８の構成とし、トランスファーゲ
ート３５，３６，３７，３８の入力を入力ｖｒとｖｌの
信号としている。
３５，３６，３７，３８の構成とし、トランスファーゲ
ート３５，３６，３７，３８の入力を入力ｖｒとｖｌの
信号としている。
この為、第３図に示す実施例では、トランスファーゲー
ト３５，３６，３７．３８は、入力ｖｒとＶｌの電位に
より、オン状態となり、第１図の実施例では、Ｖｏｕｔ
とＶ、との電位差がＰチャネルトランジスタ６のしきい
電圧まで達しないと、Ｐチャネルトランジスタ６はオン
状態とならないという問題点が改善されている。
ト３５，３６，３７．３８は、入力ｖｒとＶｌの電位に
より、オン状態となり、第１図の実施例では、Ｖｏｕｔ
とＶ、との電位差がＰチャネルトランジスタ６のしきい
電圧まで達しないと、Ｐチャネルトランジスタ６はオン
状態とならないという問題点が改善されている。
以上説明したように、本発明は、出力レベルが中間電位
になった事を感知し、ドライブ能力の大きな出力トラン
ジスタにより中間電位から電流供給を行う為、電源のイ
ンダクタンスＬによる誘起電圧Ｖ （＝Ｌｄ ｉ／ｄ
ｔ）の−を小さくすることｔ により、電源のノイズを小さくする事ができるという効
果がある。
になった事を感知し、ドライブ能力の大きな出力トラン
ジスタにより中間電位から電流供給を行う為、電源のイ
ンダクタンスＬによる誘起電圧Ｖ （＝Ｌｄ ｉ／ｄ
ｔ）の−を小さくすることｔ により、電源のノイズを小さくする事ができるという効
果がある。
第１図は本発明の一実施例の出力回路の回路図、第２図
は第１図のタイミング図、第３図は本発明の別の実施例
の回路図、第４図は従来例の回路図、第５図は第４図の
タイミング図である。 ■・・・・・・第１のインバータ、２・・・・・・第１
のプリバッファ、３，６．８．９，１１，１３・・・・
・・Ｐチャネルトランジスタ、４，５，７，１０，１２
，１４・・・・・・Ｎチャネルトランジスタ、１５・・
・・・・第１の出力バッファ、１６・・・・・・第２の
インバータ、１７・・・・・・第３のインバータ、２１
・・・・・・第１の選択回路、２２・・・・・・第２の
選択回路、２３・・・・・・第２の出力バッファ、３０
．３１・・・・・・選択回路、３５，３６゜３７．３８
・・・・・・トランスファゲート。 代理人 弁理士 内 原 晋 第２図
は第１図のタイミング図、第３図は本発明の別の実施例
の回路図、第４図は従来例の回路図、第５図は第４図の
タイミング図である。 ■・・・・・・第１のインバータ、２・・・・・・第１
のプリバッファ、３，６．８．９，１１，１３・・・・
・・Ｐチャネルトランジスタ、４，５，７，１０，１２
，１４・・・・・・Ｎチャネルトランジスタ、１５・・
・・・・第１の出力バッファ、１６・・・・・・第２の
インバータ、１７・・・・・・第３のインバータ、２１
・・・・・・第１の選択回路、２２・・・・・・第２の
選択回路、２３・・・・・・第２の出力バッファ、３０
．３１・・・・・・選択回路、３５，３６゜３７．３８
・・・・・・トランスファゲート。 代理人 弁理士 内 原 晋 第２図
Claims (1)
- 第１のインバータの入力を入力端子に接続し、その出力
を遅延バッファである第１のプリバッファの入力に接続
し、前記第１のプリバッファの出力がカスケードに接続
されたＰチャネルトランジスタとＮチャネルトランジス
タとにより構成され、その出力を出力端子に接続されて
いる第１の出力バッファの入力に接続され、前記第１の
インバータの出力が一極を入力端子に接続されたＮチャ
ネルトランジスタの他極と一極を前記第１の出力バッフ
ァの出力に接続されたＰチャネルトランジスタの他極を
接続して出力とする様に構成された第１の選択回路のゲ
ートに入力され、同様に一極を入力端子に接続されたＰ
チャネルトランジスタの他極と、一極を前記第１の出力
バッファの出力に接続されたＮチャネルトランジスタの
他極とを接続して出力とする様に構成された第２の選択
回路のゲートに入力され、前記第１の選択回路の出力の
少なくとも１以上の第２のインバータの入力に接続し、
前記第２の選択回路の出力を少なくとも１以上の第３の
インバータに接続し、カスケード接続された少なくとも
１以上のＰチャネルトランジスタの入力に前記第２のイ
ンバータの出力を接続し、かつＮチャネルトランジスタ
の入力に前記第３のインバータの出力を接続して構成さ
れる第２の出力バッファの出力を出力端子に接続してい
る事を特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300107A JPH04172012A (ja) | 1990-11-06 | 1990-11-06 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300107A JPH04172012A (ja) | 1990-11-06 | 1990-11-06 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04172012A true JPH04172012A (ja) | 1992-06-19 |
Family
ID=17880804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2300107A Pending JPH04172012A (ja) | 1990-11-06 | 1990-11-06 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04172012A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225844B1 (en) | 1998-04-20 | 2001-05-01 | Nec Corporation | Output buffer circuit that can be stably operated at low slew rate |
-
1990
- 1990-11-06 JP JP2300107A patent/JPH04172012A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225844B1 (en) | 1998-04-20 | 2001-05-01 | Nec Corporation | Output buffer circuit that can be stably operated at low slew rate |
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