JPH04207225A - Ｃｍｏｓバッファ回路 - Google Patents
Ｃｍｏｓバッファ回路Info
- Publication number
- JPH04207225A JPH04207225A JP2335389A JP33538990A JPH04207225A JP H04207225 A JPH04207225 A JP H04207225A JP 2335389 A JP2335389 A JP 2335389A JP 33538990 A JP33538990 A JP 33538990A JP H04207225 A JPH04207225 A JP H04207225A
- Authority
- JP
- Japan
- Prior art keywords
- type
- output
- mos transistor
- level
- gnd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は最終段インバータのオン側ＭＯＳトランジス
タのスイッチングタイミングを遅延させ、電源側に接続
するＭＯＳトランジスタとＧＮＤ側に接続するＭＯＳト
ランジスタが同時にオン状態となることを防止したＣ
Ｍ ＯＳバッファ回路に関するものである。
タのスイッチングタイミングを遅延させ、電源側に接続
するＭＯＳトランジスタとＧＮＤ側に接続するＭＯＳト
ランジスタが同時にオン状態となることを防止したＣ
Ｍ ＯＳバッファ回路に関するものである。
第４図は従来のＣＭＯＳバッファ回路の回路図、第５図
は第４図の回路動作を説明するだめの入出力伝達特性曲
線図である。
は第４図の回路動作を説明するだめの入出力伝達特性曲
線図である。
第４図において、（３１）および（３２）は入力段イン
バータを構成するＰ型ＭＯＳトランジスタ（以下ＭＯ３
Ｔ、と呼））オヨびＮ型ＭＯＳＴ１、（３３）および（
３４）は出力段インバータを構成するＰ型ＭＯ３Ｔ、お
よびＮ型ＭＯ８Ｔ、である。また第５図中、ＶＴＨＰ
オヨヒＶＴ、Ｎ ハＰ型ＭＯｓＴ、（３１）およびＮ型
Ｍ ＯＳ Ｔ 、（３２’）のしきい値電圧を示す。
バータを構成するＰ型ＭＯＳトランジスタ（以下ＭＯ３
Ｔ、と呼））オヨびＮ型ＭＯＳＴ１、（３３）および（
３４）は出力段インバータを構成するＰ型ＭＯ３Ｔ、お
よびＮ型ＭＯ８Ｔ、である。また第５図中、ＶＴＨＰ
オヨヒＶＴ、Ｎ ハＰ型ＭＯｓＴ、（３１）およびＮ型
Ｍ ＯＳ Ｔ 、（３２’）のしきい値電圧を示す。
次に動作について説明する。いま、出力段インバータの
入力（Ｖい）か“Ｈ”レベルから“Ｌ“レベルに変わっ
た場合を考える。出力段インｌ＼−タの人出力伝達特性
は第５図に示すように、入力信号（Ｖ、、）のレベルか
Ｖ ｃｃからＶ−ｃｃ ＩＶＴ−Ｐ ｌへ下がると
、出力段インバータを構成するＰ型ＭＯＳ Ｔ 、（３
３）かオンする。この時、Ｎ型ＭＯ３Ｔ、（３４）もオ
ン状態にあるため電源からＧＮＤへ貫通電流か流れ、電
源電流は第５図中のＩ。Ｃのようになる。入力信号（Ｖ
、、）のレベルか更にＶ ＴＨＮまて下がると、Ｎ型Ｍ
ＯＳ Ｔ 、（３４）かオフ状態となり貫通電流か遮
断される。
入力（Ｖい）か“Ｈ”レベルから“Ｌ“レベルに変わっ
た場合を考える。出力段インｌ＼−タの人出力伝達特性
は第５図に示すように、入力信号（Ｖ、、）のレベルか
Ｖ ｃｃからＶ−ｃｃ ＩＶＴ−Ｐ ｌへ下がると
、出力段インバータを構成するＰ型ＭＯＳ Ｔ 、（３
３）かオンする。この時、Ｎ型ＭＯ３Ｔ、（３４）もオ
ン状態にあるため電源からＧＮＤへ貫通電流か流れ、電
源電流は第５図中のＩ。Ｃのようになる。入力信号（Ｖ
、、）のレベルか更にＶ ＴＨＮまて下がると、Ｎ型Ｍ
ＯＳ Ｔ 、（３４）かオフ状態となり貫通電流か遮
断される。
次に、出力段インバータの入力（Ｖ、Ｎ）か“Ｌ”レベ
ルから“Ｈ”レベルヘ変わった場合を考える。
ルから“Ｈ”レベルヘ変わった場合を考える。
入力信号（Ｖ、Ｎ）レベルかＶ ＴＨＮを越えるとＮ型
Ｍ ＯＳ Ｔ 、（５４）かオンし、既にオン状態にあ
るＰ型Ｍ ＯＳ Ｔ 、（３３）を通して、電源−ＧＮ
Ｄ間に貫通電流か流れる。人力信号（Ｖ’ｓ）レベルか
更に上昇し、Ｖｃｃ−Ｉ Ｖ、、＋Ｐ ＋を越えると、
Ｐ型Ｍ０ＳＴ、かオフし、電流を流れなくする。
Ｍ ＯＳ Ｔ 、（５４）かオンし、既にオン状態にあ
るＰ型Ｍ ＯＳ Ｔ 、（３３）を通して、電源−ＧＮ
Ｄ間に貫通電流か流れる。人力信号（Ｖ’ｓ）レベルか
更に上昇し、Ｖｃｃ−Ｉ Ｖ、、＋Ｐ ＋を越えると、
Ｐ型Ｍ０ＳＴ、かオフし、電流を流れなくする。
従来のＣＭＯＳバッファ回路は以上のように構成されて
いたので、入力信号レベルか変化する過程でとうしても
貫通電流か流れる瞬間か発生してしまい、電力消費の要
因がまた残されており、またこの貫通電流に起因するノ
イズの発生か、このＣＭＯＳバッファ回路を含む半導体
装置に悪影響を及はすという問題点を有していた。
いたので、入力信号レベルか変化する過程でとうしても
貫通電流か流れる瞬間か発生してしまい、電力消費の要
因がまた残されており、またこの貫通電流に起因するノ
イズの発生か、このＣＭＯＳバッファ回路を含む半導体
装置に悪影響を及はすという問題点を有していた。
この発明は上記のような問題点を解消するためになされ
たもので、ＣＭ ＯＳバッファ回路を構成するＣＭＯＳ
インバータにおいて、入力信号か変化する過程で、常に
電源−ＧＮＤ間に直流パスか発生しない、あるいは直流
電流バスの発生を低（押えることのできるＣＭＯＳバッ
ファ回路を得ることを目的とする。
たもので、ＣＭ ＯＳバッファ回路を構成するＣＭＯＳ
インバータにおいて、入力信号か変化する過程で、常に
電源−ＧＮＤ間に直流パスか発生しない、あるいは直流
電流バスの発生を低（押えることのできるＣＭＯＳバッ
ファ回路を得ることを目的とする。
この発明に係るＣＭＯＳバッファ回路は、ある１つのＣ
ＭＯＳインバータを構成するＰ型ＭＯ３Ｔ、とＮ型ＭＯ
８Ｔ、のそれぞれのドレイン間に負荷回路を設置し、そ
の負荷回路の両端をＣＭＯＳインバータの２つの出力と
し、その２つの出力を次段のＣＭＯＳインバータを構成
するＰ型ＭＯ３Ｔ、およびＮ型ＭＯ３Ｔ、のそれぞれの
ゲートに入力したものである。
ＭＯＳインバータを構成するＰ型ＭＯ３Ｔ、とＮ型ＭＯ
８Ｔ、のそれぞれのドレイン間に負荷回路を設置し、そ
の負荷回路の両端をＣＭＯＳインバータの２つの出力と
し、その２つの出力を次段のＣＭＯＳインバータを構成
するＰ型ＭＯ３Ｔ、およびＮ型ＭＯ３Ｔ、のそれぞれの
ゲートに入力したものである。
この発明におけるＣＭＯＳバッファ回路は、負荷回路を
有するＣＭＯＳインバータにより、タイミングがずれた
２つの出力信号か得られ、その２つの出力信号の内タイ
ミングの遅い信号を用いて次段インバータのオン状態へ
変化するＭＯ３Ｔ、を制御するようにし、そのため次段
インバータを形成するＰ型ＭＯ８Ｔ、とＮ型ＭＯ３Ｔ、
が同時にオン状態となることか避けられるか、あるいは
同時にオフ状態となる期間が短縮され、電源−ＧＮＤ間
を流れる貫通電流が低減される。
有するＣＭＯＳインバータにより、タイミングがずれた
２つの出力信号か得られ、その２つの出力信号の内タイ
ミングの遅い信号を用いて次段インバータのオン状態へ
変化するＭＯ３Ｔ、を制御するようにし、そのため次段
インバータを形成するＰ型ＭＯ８Ｔ、とＮ型ＭＯ３Ｔ、
が同時にオン状態となることか避けられるか、あるいは
同時にオフ状態となる期間が短縮され、電源−ＧＮＤ間
を流れる貫通電流が低減される。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例であるＣＭＯＳバッファ回路の
回路図、第２図は第１図の回路動作を説明するだめの入
出力伝達特性曲線図である。
図はこの発明の一実施例であるＣＭＯＳバッファ回路の
回路図、第２図は第１図の回路動作を説明するだめの入
出力伝達特性曲線図である。
第１図において、（１）および（２）はＣＭＯＳインバ
ータを構成するＰ型ＭＯ３Ｔ、およびＮ型ＭＯ３Ｔ 、
、（３）は一方の端子をＴ、（１）のドレインに、他
方をＴ 、 （２）のドレインに接続した負荷回路であ
る。
ータを構成するＰ型ＭＯ３Ｔ、およびＮ型ＭＯ３Ｔ 、
、（３）は一方の端子をＴ、（１）のドレインに、他
方をＴ 、 （２）のドレインに接続した負荷回路であ
る。
（４）はＴ 、 （１）のドレインをケートに接続した
Ｐ型ＭＯ３Ｔ、、（５）はＴ、（２１のドレインをゲー
トに接続したＮ型ＭＯ３Ｔ、である。ここてＴ、（１）
および（２）そして負荷回路（３）から構成されるＣＭ
ＯＳインバータを１．．１とし、Ｔｉ４）および（５）
で構成されるＣＭＯＳインバータを１．、ｖ２とする。
Ｐ型ＭＯ３Ｔ、、（５）はＴ、（２１のドレインをゲー
トに接続したＮ型ＭＯ３Ｔ、である。ここてＴ、（１）
および（２）そして負荷回路（３）から構成されるＣＭ
ＯＳインバータを１．．１とし、Ｔｉ４）および（５）
で構成されるＣＭＯＳインバータを１．、ｖ２とする。
また、第２図中、ＶＴＨＰはＰ型ＭＯＳＴ、（４）のし
きい値電圧、ｖＴ□はＮ型ＭＯＳＴ１５１のしきい値電
圧である。
きい値電圧、ｖＴ□はＮ型ＭＯＳＴ１５１のしきい値電
圧である。
いま、入力信号（■１Ｎ）か“Ｌ“レベルから“Ｈ”レ
ベルへ変化した場合を考える。この時、Ｐ型ＭＯ３Ｔｒ
（１）かオフ、Ｎ型ＭＯＳＴｉ２）かオンし、出力（ｖ
ｌ）および（Ｖ２）に接続するノード（Ｎｌ）および（
Ｎ２）の電荷がＧＮＤへ引き抜かれるが、ノード（Ｎｌ
）の電荷は負荷回路（３）を通して第３図のように引き
抜かれるため、ノード（Ｎ２）ての電荷の引蕗抜きより
も時間を要する。その結果、出力（Ｖｌ）および（Ｖ２
）の入力信号（ＶＩＮ）に対するそれぞれの入出力伝達
特性は第２図のようになり、同一レベルの入力信号（Ｖ
、Ｎ）に対して出力（Ｖ、）のレベルか出力（Ｖ２）
のレベルよりも常に低くなる。次段のインバータ（１，
２’）のＰ型ＭＯ３Ｔ、（４）のゲートは（Ｖ、）に、
Ｎ型Ｍ ＯＳ Ｔ 、 （５）のゲートは（Ｖ２）にそ
れぞれ接続されているため、Ｐ型ＭＯ３Ｔ１４）かオン
状態へ変化するのは、第２図中のａ点であり、Ｎ型ＭＯ
３Ｔｉ５）かオフ状態へ変化するのはｂ点となり、オン
状態へ変化するＴ、側の入力信号か°遅延される。これ
により、Ｐ型ＭＯ８Ｔ、（４）とＮ型ＭＯ３Ｔｒ（５１
か同時にオン状態となる期間が短くなり、電源−ＧＮＤ
間を流れる貫通電流が低く押えられる。更に、第２図中
のａ点。
ベルへ変化した場合を考える。この時、Ｐ型ＭＯ３Ｔｒ
（１）かオフ、Ｎ型ＭＯＳＴｉ２）かオンし、出力（ｖ
ｌ）および（Ｖ２）に接続するノード（Ｎｌ）および（
Ｎ２）の電荷がＧＮＤへ引き抜かれるが、ノード（Ｎｌ
）の電荷は負荷回路（３）を通して第３図のように引き
抜かれるため、ノード（Ｎ２）ての電荷の引蕗抜きより
も時間を要する。その結果、出力（Ｖｌ）および（Ｖ２
）の入力信号（ＶＩＮ）に対するそれぞれの入出力伝達
特性は第２図のようになり、同一レベルの入力信号（Ｖ
、Ｎ）に対して出力（Ｖ、）のレベルか出力（Ｖ２）
のレベルよりも常に低くなる。次段のインバータ（１，
２’）のＰ型ＭＯ３Ｔ、（４）のゲートは（Ｖ、）に、
Ｎ型Ｍ ＯＳ Ｔ 、 （５）のゲートは（Ｖ２）にそ
れぞれ接続されているため、Ｐ型ＭＯ３Ｔ１４）かオン
状態へ変化するのは、第２図中のａ点であり、Ｎ型ＭＯ
３Ｔｉ５）かオフ状態へ変化するのはｂ点となり、オン
状態へ変化するＴ、側の入力信号か°遅延される。これ
により、Ｐ型ＭＯ８Ｔ、（４）とＮ型ＭＯ３Ｔｒ（５１
か同時にオン状態となる期間が短くなり、電源−ＧＮＤ
間を流れる貫通電流が低く押えられる。更に、第２図中
のａ点。
ｂ点か同一の入力信号（Ｖい）レベル上に存在するか、
あるいはａ点の方がｂ点よりも高い入力信号（Ｖ、、）
レベルに位置していれば、Ｐ型ＭＯ３Ｔ１４）とＮ型Ｌ
ｉ０３Ｔ、＋５）か同時にオン状態となることはなくな
り、貫通電流の発生を完全に無ζすことかできる。
あるいはａ点の方がｂ点よりも高い入力信号（Ｖ、、）
レベルに位置していれば、Ｐ型ＭＯ３Ｔ１４）とＮ型Ｌ
ｉ０３Ｔ、＋５）か同時にオン状態となることはなくな
り、貫通電流の発生を完全に無ζすことかできる。
また、入力信号（Ｖｌ、）か“Ｈ”から“Ｌ”へ変化し
た場合インバータｉ’、ｖ１）の２つの出力は“Ｌ”か
ら“Ｈ”へ立ち上がるか、この時ノート（Ｎ２）への電
荷の蓄積か負荷Ｔ、を通してなされるため、出力（Ｖｌ
）よりも出力（■２）の立ち上がりの方か遅れる。これ
により、次段のインバータ（１、，２）でオフ状態から
オン状態へ変−わるＮ型ＭＯ３Ｔ、のゲート入力か、オ
ン状態からオフ状態へと変わるＰ型ＭＯ３Ｔ、のケート
入力よりも遅れ、その結果貫通電流の低減となる。
た場合インバータｉ’、ｖ１）の２つの出力は“Ｌ”か
ら“Ｈ”へ立ち上がるか、この時ノート（Ｎ２）への電
荷の蓄積か負荷Ｔ、を通してなされるため、出力（Ｖｌ
）よりも出力（■２）の立ち上がりの方か遅れる。これ
により、次段のインバータ（１、，２）でオフ状態から
オン状態へ変−わるＮ型ＭＯ３Ｔ、のゲート入力か、オ
ン状態からオフ状態へと変わるＰ型ＭＯ３Ｔ、のケート
入力よりも遅れ、その結果貫通電流の低減となる。
以上にようにこの発明によれば、ＣＭＯＳインバータを
構成するＰ型ＭＯ３Ｔ、とＮ型ＭＯ３Ｔ、の間に負荷回
路を設けたので、同相でかつ信号変化のタイミングをず
らした２つの出力を得るようにするとともに、その２つ
の出力信号の内タイミングの遅い信号を次段インバータ
のオフからオンへ変化する側のＭＯ３Ｔ、へ、他方をオ
ンからオフへ変化するＭＯ３Ｔ、へそれぞれ入力するよ
うにしたので、次段インバータを構成するＭＯ３Ｔ７か
同時にオン状態となる期間を短縮あるいは無くすことか
でき、電源−ＧＮＤ間に流れる電流が低減されるという
効果かある。
構成するＰ型ＭＯ３Ｔ、とＮ型ＭＯ３Ｔ、の間に負荷回
路を設けたので、同相でかつ信号変化のタイミングをず
らした２つの出力を得るようにするとともに、その２つ
の出力信号の内タイミングの遅い信号を次段インバータ
のオフからオンへ変化する側のＭＯ３Ｔ、へ、他方をオ
ンからオフへ変化するＭＯ３Ｔ、へそれぞれ入力するよ
うにしたので、次段インバータを構成するＭＯ３Ｔ７か
同時にオン状態となる期間を短縮あるいは無くすことか
でき、電源−ＧＮＤ間に流れる電流が低減されるという
効果かある。
第１図はこの発明の一実施例であるＣＭＯＳノくッファ
回路の回路図、第２図は第１図の回路動作を説明する入
出力伝達特性曲線図、第３図は第１図の負荷回路（３）
の説明図、第４図は従来のＣＭＯＳバッファ回路の回路
図、第５図は第４図の回路動作を説明するための入出力
伝達特性曲線図である。 図において、＋１１． （２＋は第１のインバータ（Ｉ
Ｉｌｖｌ）を構成するＰ型ＭＯ３Ｔ、およびＮ型ＭＯ３
Ｔ 、 、（３１は負荷回路、（４）、 （５）は第２
のインバータ（Ｉ ｆｉ、２ ）を構成するＰ型ＭＯ３
Ｔ、およびＮ型ＭＯ３Ｔ、を示す。 なお、図中、同一符号は同一、または相当部分を示す。
回路の回路図、第２図は第１図の回路動作を説明する入
出力伝達特性曲線図、第３図は第１図の負荷回路（３）
の説明図、第４図は従来のＣＭＯＳバッファ回路の回路
図、第５図は第４図の回路動作を説明するための入出力
伝達特性曲線図である。 図において、＋１１． （２＋は第１のインバータ（Ｉ
Ｉｌｖｌ）を構成するＰ型ＭＯ３Ｔ、およびＮ型ＭＯ３
Ｔ 、 、（３１は負荷回路、（４）、 （５）は第２
のインバータ（Ｉ ｆｉ、２ ）を構成するＰ型ＭＯ３
Ｔ、およびＮ型ＭＯ３Ｔ、を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- ソースを電源側に接続した第１のＭＯＳトランジスタと
、ソースをＧＮＤ側に接続した第２のＭＯＳトランジス
タと、前記第１のＭＯＳトランジスタのドレインと前記
第２のＭＯＳトランジスタのドレインとが結ばれるよう
に接続された負荷回路とから成り、入力信号を前記第１
のＭＯＳトランジスタのゲートおよび前記第２のＭＯＳ
トランジスタのゲートに接続し、前記第１のＭＯＳトラ
ンジスタのドレインを第１の出力、前記第２のＭＯＳト
ランジスタのドレインを第２の出力とするインバータと
、前記第１の出力をゲートに入力し、ソースを電源側に
接続した第３のＭＯＳトランジスタと、前記第２の出力
をゲートに入力し、ソースをＧＮＤ側に接続した第４の
ＭＯＳトランジスタとから成り、前記第３のＭＯＳトラ
ンジスタのドレインと前記第４のＭＯＳトランジスタの
ドレインを出力端子に接続したインバータから構成され
たことを特徴とするＣＭＯＳバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335389A JPH04207225A (ja) | 1990-11-28 | 1990-11-28 | Ｃｍｏｓバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335389A JPH04207225A (ja) | 1990-11-28 | 1990-11-28 | Ｃｍｏｓバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207225A true JPH04207225A (ja) | 1992-07-29 |
Family
ID=18287997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2335389A Pending JPH04207225A (ja) | 1990-11-28 | 1990-11-28 | Ｃｍｏｓバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04207225A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670899A (en) * | 1994-11-21 | 1997-09-23 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US6046607A (en) * | 1994-11-21 | 2000-04-04 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
-
1990
- 1990-11-28 JP JP2335389A patent/JPH04207225A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670899A (en) * | 1994-11-21 | 1997-09-23 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US6046607A (en) * | 1994-11-21 | 2000-04-04 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
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