JPH04172697A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04172697A JPH04172697A JP2301726A JP30172690A JPH04172697A JP H04172697 A JPH04172697 A JP H04172697A JP 2301726 A JP2301726 A JP 2301726A JP 30172690 A JP30172690 A JP 30172690A JP H04172697 A JPH04172697 A JP H04172697A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置に関し、
占有面積を小さく抑えるとともに、高集積化を図った半
導体記憶装置（ＳＲＡＭ）を提供することを目的とし、 ゲートがそれぞれ交差接続された２個のトランジスタ、
および該トランジスタにそれぞれ接続された負荷抵抗、
および該負荷抵抗と該トランジスタとの各出力点に対応
するピント線の間に介在する個別のキャパシタからなる
メモリセルと、該メモリセルに該キャパシタを介して接
続された２木の該ビット線とを備え、該メモリセルに電
流を供給する正側、または負側のいずれか一方の電源線
がワード線を兼ねている半導体記憶装置であって、前記
メモリセルは情報転送用メモリセル、および記憶用メモ
リセルからなり、該記憶用メモリセルに接続された前記
ビット線は他のメモリセルに接続されたビット線とキャ
パシタを介して接続されるように構成する。
導体記憶装置（ＳＲＡＭ）を提供することを目的とし、 ゲートがそれぞれ交差接続された２個のトランジスタ、
および該トランジスタにそれぞれ接続された負荷抵抗、
および該負荷抵抗と該トランジスタとの各出力点に対応
するピント線の間に介在する個別のキャパシタからなる
メモリセルと、該メモリセルに該キャパシタを介して接
続された２木の該ビット線とを備え、該メモリセルに電
流を供給する正側、または負側のいずれか一方の電源線
がワード線を兼ねている半導体記憶装置であって、前記
メモリセルは情報転送用メモリセル、および記憶用メモ
リセルからなり、該記憶用メモリセルに接続された前記
ビット線は他のメモリセルに接続されたビット線とキャ
パシタを介して接続されるように構成する。
本発明は、半導体記憶装置に係り、詳しくは、Ｓ ＲＡ
Ｍ （ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓｍ
ｓｍｏｒｙ）に用いて好適な、占有面積を低減する半導
体記憶装置に関する。
Ｍ （ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓｍ
ｓｍｏｒｙ）に用いて好適な、占有面積を低減する半導
体記憶装置に関する。
近年、例えば、高速な読出し書込みメモリとして、ＳＲ
ＡＭ等の半導体記憶装置が数多く開発されている。
ＡＭ等の半導体記憶装置が数多く開発されている。
これらの半導体記憶装置においては、ますます高集積化
、高密度化が図られているが、ＳＲＡＭでは、使用する
トランジスタの数が多いことから、高集積化、高密度化
といった目的の達成が困難となっている。
、高密度化が図られているが、ＳＲＡＭでは、使用する
トランジスタの数が多いことから、高集積化、高密度化
といった目的の達成が困難となっている。
そこで、トランジスタ数を減らしたり、構成素子の配置
場所を工夫する等の対策が必要となる。
場所を工夫する等の対策が必要となる。
従来のこの種の半導体記憶装置としては、例えば、第５
，６図に示すようなものがある。
，６図に示すようなものがある。
第５．６図は従来例の半導体記憶装置を示す概略回路図
であり、第５図は高抵抗負荷方式のＳＲＡ、Ｍを示し、
第６図はＣＭＯ３方式のＳＲＡＭを示す。
であり、第５図は高抵抗負荷方式のＳＲＡ、Ｍを示し、
第６図はＣＭＯ３方式のＳＲＡＭを示す。
第５図はＳＲＡＭのメモリセルｌは、大別して、データ
保持用トランジスタＱｌ、Ｑ２ 、トランスファゲート
用トランジスタＱ３．Ｑ４ 、負荷用抵抗Ｒ１、Ｒ２か
ら構成されている。
保持用トランジスタＱｌ、Ｑ２ 、トランスファゲート
用トランジスタＱ３．Ｑ４ 、負荷用抵抗Ｒ１、Ｒ２か
ら構成されている。
なお、ＢＬはピント線、札はワード線、ｖａｎは正側電
流レベル、ＶＳＳは負側電流レベルである。
流レベル、ＶＳＳは負側電流レベルである。
このＳＲＡＭは、いわゆる、４トランジスタ２抵抗型で
あり、図示されているように、２つのトランジスタＱｌ
、Ｑ２はデータ保持用に、残り２つのトランジスタＱ３
．Ｑ４はトランスファゲート用に用いられている。
あり、図示されているように、２つのトランジスタＱｌ
、Ｑ２はデータ保持用に、残り２つのトランジスタＱ３
．Ｑ４はトランスファゲート用に用いられている。
第６図のＳＲＡＭのメモリセル１は、第５図における負
荷用抵抗Ｒ１，Ｒ２をそれぞれＰチャネルトランジスタ
に代替し、Ｎチャネルトランジスタと、Ｐチャネルトラ
ンジスタとで構成されたＣＭＯＳ（ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ ンインハータを２つ用いる、いわゆる、２
ＣＭＯＳインバータ２トランジスタ型であり、インノλ
−夕を０ＭＯ３で形成するため、第５図に示す従来例と
比較してセルサイズが太き（なるが、低消費電力、安定
動作となっている。
荷用抵抗Ｒ１，Ｒ２をそれぞれＰチャネルトランジスタ
に代替し、Ｎチャネルトランジスタと、Ｐチャネルトラ
ンジスタとで構成されたＣＭＯＳ（ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ ンインハータを２つ用いる、いわゆる、２
ＣＭＯＳインバータ２トランジスタ型であり、インノλ
−夕を０ＭＯ３で形成するため、第５図に示す従来例と
比較してセルサイズが太き（なるが、低消費電力、安定
動作となっている。
なお、これらのＳＲＡＭにおいては、相対型のビット線
をもっているので、一方のビ・ノド線を省略してトラン
スファゲート用トランジスタの１つを節約することがで
きる。
をもっているので、一方のビ・ノド線を省略してトラン
スファゲート用トランジスタの１つを節約することがで
きる。
しかしながら、このようなＳＲＡＭにあっては、一般に
、リフレッシュ動作を必要とせず、情報を記憶保持する
ため、いずれの方式でもメモリセル当りの素子数は６で
あり、他のメモリ、例えば、Ｄ ＲＡ Ｍ （ｄｙｎａ
ｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）
等と比較すると、１メモリセル当たりのトランジスタ数
が多いため、平面で見た占有面積が大きくなるという問
題点があった。
、リフレッシュ動作を必要とせず、情報を記憶保持する
ため、いずれの方式でもメモリセル当りの素子数は６で
あり、他のメモリ、例えば、Ｄ ＲＡ Ｍ （ｄｙｎａ
ｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）
等と比較すると、１メモリセル当たりのトランジスタ数
が多いため、平面で見た占有面積が大きくなるという問
題点があった。
信転性の問題を無視すれば、２抵抗３Ｆ・ランジスタの
メモリセル、または２ＣＭＯＳインバータ１トランジス
タのメモリセルを構成することも可能であるが、実際に
は、実用化されていない。
メモリセル、または２ＣＭＯＳインバータ１トランジス
タのメモリセルを構成することも可能であるが、実際に
は、実用化されていない。
そこで、トランスファゲート用トランジスタＱ３゜Ｑ４
の代わりにキャパシタを用いてトランジスタ数を少なく
し、平面で見た占有面積を小さくすることも考えられる
。すなわち、キャパシタは半導体基板表面に形成する必
要はなく、他の素子の上に設置することができるため、
平面で見た占有面積が不要になるためである。
の代わりにキャパシタを用いてトランジスタ数を少なく
し、平面で見た占有面積を小さくすることも考えられる
。すなわち、キャパシタは半導体基板表面に形成する必
要はなく、他の素子の上に設置することができるため、
平面で見た占有面積が不要になるためである。
しかし、この場合、ビット線ＢＬによる寄生容量のため
に、ビット線に接続できるメモリセルの数が数個から１
０数個と限られてしまうという新たな問題点が発生し、
実用的ではない。
に、ビット線に接続できるメモリセルの数が数個から１
０数個と限られてしまうという新たな問題点が発生し、
実用的ではない。
そこで本発明は、占有面積を小さく抑えるとともに、高
集積化を図った半導体記憶装置（ＳＲＡＭ）を提供する
ことを目的としている。
集積化を図った半導体記憶装置（ＳＲＡＭ）を提供する
ことを目的としている。
本発明による半導体記憶装置は、上記目的を達成するた
め、その原理図を第１図に示すように、ゲートがそれぞ
れ交差接続された２個のトランジスタ、および該トラン
ジスタにそれぞれ接続された負荷抵抗、および該負荷抵
抗と該トランジスタとの各出力点に対応するピント線Ｂ
ＬＯ間に介在する個別のキャパシタからなるメモリセル
１と、該メモリセル１に該キャパシタＣを介して接続さ
れた２本の該ビット線ＢＬとを備え、該メモリセル１に
電流を供給する正側、または負側のいずれか一方の電源
線がワード線孔を兼ねている半導体記憶装置であって、
前記メモリセル１は情報転送用メモリセル１ａ、および
記憶用メモリセル１ｂからなり、該記憶用メモリセル１
ｂに接続された前記ビット線ＢＬは他のメモリセルに接
続されたピント線ＢＬとキャパシタＣを介して接続され
るように構成している。
め、その原理図を第１図に示すように、ゲートがそれぞ
れ交差接続された２個のトランジスタ、および該トラン
ジスタにそれぞれ接続された負荷抵抗、および該負荷抵
抗と該トランジスタとの各出力点に対応するピント線Ｂ
ＬＯ間に介在する個別のキャパシタからなるメモリセル
１と、該メモリセル１に該キャパシタＣを介して接続さ
れた２本の該ビット線ＢＬとを備え、該メモリセル１に
電流を供給する正側、または負側のいずれか一方の電源
線がワード線孔を兼ねている半導体記憶装置であって、
前記メモリセル１は情報転送用メモリセル１ａ、および
記憶用メモリセル１ｂからなり、該記憶用メモリセル１
ｂに接続された前記ビット線ＢＬは他のメモリセルに接
続されたピント線ＢＬとキャパシタＣを介して接続され
るように構成している。
また、ゲートがそれぞれ交差接続された二組のＣＭＯＳ
インバータ、および該ＣＭＯＳインバータの各出力点に
対応するビット線との間に介在する個別のキャパシタか
らなるメモリセル１と、該メモリセル１に該キャパシタ
を介して接続された２本の該ビット線ＢＬとを備え、該
メモリセル１に電流を供給する正側、または負側のいず
れか一方の電源線がワード線を兼ねている半導体記憶装
置であって、前記メモリセルｌは情報転送用メモリセル
１ａ、および記憶用メモリセル１ｂからなり、該記憶用
メモリセル１ｂに接続された前記ビット線ＢＬは他のメ
モリセルに接続されたビット線ＢＬとキャパシタＣを介
して接続されるように構成している。
インバータ、および該ＣＭＯＳインバータの各出力点に
対応するビット線との間に介在する個別のキャパシタか
らなるメモリセル１と、該メモリセル１に該キャパシタ
を介して接続された２本の該ビット線ＢＬとを備え、該
メモリセル１に電流を供給する正側、または負側のいず
れか一方の電源線がワード線を兼ねている半導体記憶装
置であって、前記メモリセルｌは情報転送用メモリセル
１ａ、および記憶用メモリセル１ｂからなり、該記憶用
メモリセル１ｂに接続された前記ビット線ＢＬは他のメ
モリセルに接続されたビット線ＢＬとキャパシタＣを介
して接続されるように構成している。
〔作用］
本実施例では、メモリセルが情報転送用メモリセルと、
記憶用メモリセルとに分けられ、記憶用メモリセルがキ
ャパシタを介して他のメモリセルと接続される。
記憶用メモリセルとに分けられ、記憶用メモリセルがキ
ャパシタを介して他のメモリセルと接続される。
すなわち、記憶情報が記憶用セルから転送用セルを通し
てセンスアンプに送られるため、転送用セルがビット線
の代わりとなり、トランスファゲートとビット線コンタ
クトとが省略され、メモリセルが数に制限なくビット線
に接続される。
てセンスアンプに送られるため、転送用セルがビット線
の代わりとなり、トランスファゲートとビット線コンタ
クトとが省略され、メモリセルが数に制限なくビット線
に接続される。
〔実施例］
以下、本発明を図面に基づいて説明する。
第２〜４図は本発明に係る半導体記憶装置の一実施例を
示す図であり、第２図において、第５゜６図に示した従
来例に付された番号と同一番号は同一部分を示す。
示す図であり、第２図において、第５゜６図に示した従
来例に付された番号と同一番号は同一部分を示す。
第２図（ａ） 、 （ｂ）は第１図に示すメモリセル１
の回路図であり、第２図（ａ）に示すものは、第５図に
示す従来例のトランスファゲート用トランジスタＱ３．
Ｑ４の代わりにキャパシタＣＩ、Ｃ２を用い、第２図（
１））に示すものは、第６図に示す従来例のトランスフ
ァゲート用トランジスタｆ１３ 、 Ｑ４の代わりにキ
ャパシタＣ１，Ｃ２を用いることにより、１メモリセル
当たりのトランジスタ数を減らしたものである。
の回路図であり、第２図（ａ）に示すものは、第５図に
示す従来例のトランスファゲート用トランジスタＱ３．
Ｑ４の代わりにキャパシタＣＩ、Ｃ２を用い、第２図（
１））に示すものは、第６図に示す従来例のトランスフ
ァゲート用トランジスタｆ１３ 、 Ｑ４の代わりにキ
ャパシタＣ１，Ｃ２を用いることにより、１メモリセル
当たりのトランジスタ数を減らしたものである。
すなわち、キャパシタＣＬＣ２は半導体基板、例えば、
シリコンウェハ等の表面に形成する必要はなく、他の素
子の上に設置することができるため、平面で見た占有面
積を小さくすることができる。
シリコンウェハ等の表面に形成する必要はなく、他の素
子の上に設置することができるため、平面で見た占有面
積を小さくすることができる。
なお、第２図（ａ） 、 （ｂ）において、Ａ、 Ｂ
はメモリセル１内の接続点（ノード）をそれぞれ示して
いる。
はメモリセル１内の接続点（ノード）をそれぞれ示して
いる。
本実施例におけるデータ保持用トランジスタＱｌ。
Ω４、チャネル長、およびチャネル幅がともに１μｍの
ＭＯＳ Ｆ ＥＴから構成され、その他のトランジスタ
Ｑ５．Ｑ６は、チャネル長が１．２μｍ、チャネル幅が
１μｍのＭＯＳＦＥＴから構成されている。
ＭＯＳ Ｆ ＥＴから構成され、その他のトランジスタ
Ｑ５．Ｑ６は、チャネル長が１．２μｍ、チャネル幅が
１μｍのＭＯＳＦＥＴから構成されている。
負荷用抵抗Ｒ１，Ｒ２は、不純物をドープしない、ある
いは微量ドープしたポリシリコン抵抗からなり、１００
ＭΩの抵抗値に設定される。
いは微量ドープしたポリシリコン抵抗からなり、１００
ＭΩの抵抗値に設定される。
このポリシリコン抵抗は非常に高い抵抗を示すため、イ
ンバータ部分の“Ｈ”出力を維持するための最小限の負
荷電流を供給することができ、また、ポリシリコンは非
抵抗が高いため、抵抗の占有面積を小さくできる。
ンバータ部分の“Ｈ”出力を維持するための最小限の負
荷電流を供給することができ、また、ポリシリコンは非
抵抗が高いため、抵抗の占有面積を小さくできる。
キャパシタＣ１，Ｃ２は、例えば、データ保持用トラン
ジスタＱｌ、Ｑ２のゲート電極とビット線ＢＬ間にあり
、容量５〜１ｏｆＦ程度のものである。
ジスタＱｌ、Ｑ２のゲート電極とビット線ＢＬ間にあり
、容量５〜１ｏｆＦ程度のものである。
このキャパシタＣ１，Ｃ２は、データ保持用トランジス
タ［、Ｑ２の上に形成することができるため、平面的に
見るとキャパシタＣＬＣ２自体の占有面積は不要となり
、ＳＲＡＭの集積性を向上できる。
タ［、Ｑ２の上に形成することができるため、平面的に
見るとキャパシタＣＬＣ２自体の占有面積は不要となり
、ＳＲＡＭの集積性を向上できる。
なお、キャパシタＣ１，Ｃ２はデータ保持用トランジス
タＱｌ、Ｑ２の上と別の層に形成しても良い。
タＱｌ、Ｑ２の上と別の層に形成しても良い。
次に作用を説明する。
第３，４図は本実施例の動作を説明するだめのタイミン
グ・チャートであり、第３図は読み出し時、第４図は書
き込み時の動作を示す。なお、横軸は時間軸である。
グ・チャートであり、第３図は読み出し時、第４図は書
き込み時の動作を示す。なお、横軸は時間軸である。
まず、第３図に基づいて、読み出し時の動作を説明する
。
。
非選択時において、メモリセル１の電源電圧、すなわち
、ワード線孔のレベルが１／２（この場合、２．５Ｖ）
、接続点ＡにおけるレベルがＨ”、接続点Ｂにおけるレ
ベルが“Ｌ ”であるとする。
、ワード線孔のレベルが１／２（この場合、２．５Ｖ）
、接続点ＡにおけるレベルがＨ”、接続点Ｂにおけるレ
ベルが“Ｌ ”であるとする。
選択時において、メモリセル１の電源電圧、すなわち、
ワード線孔のレベルを■。。（この場合、５Ｖ）とする
ことにより、接続点Ｂの電圧をほとんど変えることなく
、接続点Ａの電圧がＶＤＤ／２だけ変えられる。この電
圧変動は、キャパシタＣ１゜Ｃ２により、記憶用メモリ
セル１ｂの隣に配置された情報転送用メモリセル１ａに
転送され、転送情報として記憶される。
ワード線孔のレベルを■。。（この場合、５Ｖ）とする
ことにより、接続点Ｂの電圧をほとんど変えることなく
、接続点Ａの電圧がＶＤＤ／２だけ変えられる。この電
圧変動は、キャパシタＣ１゜Ｃ２により、記憶用メモリ
セル１ｂの隣に配置された情報転送用メモリセル１ａに
転送され、転送情報として記憶される。
情報転送用メモリセル１ａ＋１ａ’間の情報転送は、記
憶用メモリセル１ｂと情報転送用メモリセル１ａとの情
報転送と同様にして行なわれ、最終的にはセンスアンプ
（図示せず）に転送される。
憶用メモリセル１ｂと情報転送用メモリセル１ａとの情
報転送と同様にして行なわれ、最終的にはセンスアンプ
（図示せず）に転送される。
次に、第４図に基づいて、書き込み時の動作を説明する
。
。
まず初めに、情報転送用メモリセル１ａと記憶用メモリ
セル１ｂとの電源電圧、すなわち、ワード線孔のレベル
を■５．（この場合、はぼＯＶ）とし、書き込むべき情
報に基づいて接続点Ａにおけるレベルを°°Ｈ”、接続
点Ｂにおけるレベルを“Ｌ”（または、接続点Ａにおけ
るレベルを“Ｌ”、接続点Ｂにおけるレベルを“Ｈパ）
とする。
セル１ｂとの電源電圧、すなわち、ワード線孔のレベル
を■５．（この場合、はぼＯＶ）とし、書き込むべき情
報に基づいて接続点Ａにおけるレベルを°°Ｈ”、接続
点Ｂにおけるレベルを“Ｌ”（または、接続点Ａにおけ
るレベルを“Ｌ”、接続点Ｂにおけるレベルを“Ｈパ）
とする。
この状態において、情報転送すべき情報転送用メモリセ
ルｌａ’ の電源電圧が立ち上げられ、情報転送用メモ
リセルｌａ’ に情報転送用メモリセル１ａの書き込み
情報が転送される。
ルｌａ’ の電源電圧が立ち上げられ、情報転送用メモ
リセルｌａ’ に情報転送用メモリセル１ａの書き込み
情報が転送される。
そして、情報転送用メモリセルｔａ＋ に情報転送がな
されるのとほぼ同時に、目的番地の記憶用メモリセル１
ｂの電源電圧が立ち上げられることにより、この記憶用
メモリセル１ｂに情報が書き込まれる。
されるのとほぼ同時に、目的番地の記憶用メモリセル１
ｂの電源電圧が立ち上げられることにより、この記憶用
メモリセル１ｂに情報が書き込まれる。
本実施例では、２個の記憶用メモリセル毎に１個の情報
転送用メモリセルを設けているが、多数の記憶用メモリ
セル毎に情報転送用メモリセルを設けてもよい。
転送用メモリセルを設けているが、多数の記憶用メモリ
セル毎に情報転送用メモリセルを設けてもよい。
以上述べたように、本実施例によれば、メモリセルを情
報転送用メモリセルと、記憶用メモリセルとに分け、キ
ャパシタを介して記憶用メモリセルを他のメモリセルと
接続することにより、情報転送用セルを通じて記憶情報
を記憶用メモリセルからセンスアンプに送ることができ
、情報転送用メモリセルをビット線の代わりにできる。
報転送用メモリセルと、記憶用メモリセルとに分け、キ
ャパシタを介して記憶用メモリセルを他のメモリセルと
接続することにより、情報転送用セルを通じて記憶情報
を記憶用メモリセルからセンスアンプに送ることができ
、情報転送用メモリセルをビット線の代わりにできる。
したがって、トランスファゲートとビ・２ト線コンタク
トとを省略でき、メモリセルを数に制限なくビット線に
接続することができる。
トとを省略でき、メモリセルを数に制限なくビット線に
接続することができる。
また、従来例と比較してトランジスタ数が２個減少し、
ビット線コンタクトを用いる必要がなくなったため、デ
バイスの信頼度を高めることができ、セル面積を小さく
できる。
ビット線コンタクトを用いる必要がなくなったため、デ
バイスの信頼度を高めることができ、セル面積を小さく
できる。
なお、上記実施例は、記憶用メモリセルと他のメモリセ
ルとの間にキャパシタを設けた場合を例に採り、説明し
ているが、本実施例では、記憶用メモリセルのビット線
側には予めキャパシタが設けられているので、このキャ
パシタを省略しても構わない。
ルとの間にキャパシタを設けた場合を例に採り、説明し
ているが、本実施例では、記憶用メモリセルのビット線
側には予めキャパシタが設けられているので、このキャ
パシタを省略しても構わない。
また、上記実施例では、負荷用抵抗に接続される電源配
線をワード線として用いているが、これに限らず、デー
タ保持用トランジスタに接続される電源配線をワード線
として用いてもよい。
線をワード線として用いているが、これに限らず、デー
タ保持用トランジスタに接続される電源配線をワード線
として用いてもよい。
（発明の効果）
本発明では、メモリセルを情報転送用メモリセルと、記
憶用メモリセルとに分け、キャパシタを介して記憶用メ
モリセルを他のメモリセルと接続することにより、情報
転送用メモリセルを通じて記憶情報を記憶用セルからセ
ンスアンプに送ることができ、情報転送用メモリセルを
ビット線の代わりにできる。
憶用メモリセルとに分け、キャパシタを介して記憶用メ
モリセルを他のメモリセルと接続することにより、情報
転送用メモリセルを通じて記憶情報を記憶用セルからセ
ンスアンプに送ることができ、情報転送用メモリセルを
ビット線の代わりにできる。
したがって、トランスファゲートとビット線コンタクト
とを省略でき、メモリセルを数に制限なくビット線に接
続することができる。
とを省略でき、メモリセルを数に制限なくビット線に接
続することができる。
第１図は本発明の原理図、
第２〜４図は本発明の半導体記憶装置の一実施例を示し
、 第２図（ａ） 、 （ｂ）はそのメモリセルを示す回路
図、第３図はその読み出し時の動作を説明するためのタ
イミングチャート、 第４図はその書き込み時の動作を説明するためのタイミ
ングチャート、 第５，６図は従来例の半導体記憶装置を示し、第５図は
高抵抗負荷方式のＳＲＡＭを示す回路図、 第６図はＣＭＯ３方弐のＳＲＡＭを示す回路図である。 １・・・・・・メモリセル、 １ａ＋１ａ’・・・・・・情報転送用メモリセル、１ｂ
・・・・・・記憶用メモリセル、 ＋２ＬＱ２・・・・・・データ保持用トランジスタ、Ｑ
３．Ｑ４・・・・・・トランスファゲート用トランジス
タ、 Ｑ５．Ｑ６・・・・・・Ｐチャネルトランジスタ、Ｒ１
，Ｒ２・・・・・・負荷用抵抗、 ＣＩ、Ｃ２・・・・・・キャパシタ、 ＢＬ・・・・・・ピント線、 畦・・・・・・ワード線、 ＶＯＯ・・・・・・正側電源レベル、 ＶＳＳ・・・・・・負側電源レベル。 ゛−レーτ 〜ニー／′ Ｃ：キャパシタ 本発明の原理図 第１図 （ａ） （ｂ） 一実施例のメモリセルを示す回路図 一実施例の読み出し時の動作を説明するためのタイミン
グチャート第３図 一一一今時間 一実施例の書き込み時の動作を説明するためのタイミン
グチャート第４図 高抵抗負荷方式のＳＲＡＭを示す回路図第５図
、 第２図（ａ） 、 （ｂ）はそのメモリセルを示す回路
図、第３図はその読み出し時の動作を説明するためのタ
イミングチャート、 第４図はその書き込み時の動作を説明するためのタイミ
ングチャート、 第５，６図は従来例の半導体記憶装置を示し、第５図は
高抵抗負荷方式のＳＲＡＭを示す回路図、 第６図はＣＭＯ３方弐のＳＲＡＭを示す回路図である。 １・・・・・・メモリセル、 １ａ＋１ａ’・・・・・・情報転送用メモリセル、１ｂ
・・・・・・記憶用メモリセル、 ＋２ＬＱ２・・・・・・データ保持用トランジスタ、Ｑ
３．Ｑ４・・・・・・トランスファゲート用トランジス
タ、 Ｑ５．Ｑ６・・・・・・Ｐチャネルトランジスタ、Ｒ１
，Ｒ２・・・・・・負荷用抵抗、 ＣＩ、Ｃ２・・・・・・キャパシタ、 ＢＬ・・・・・・ピント線、 畦・・・・・・ワード線、 ＶＯＯ・・・・・・正側電源レベル、 ＶＳＳ・・・・・・負側電源レベル。 ゛−レーτ 〜ニー／′ Ｃ：キャパシタ 本発明の原理図 第１図 （ａ） （ｂ） 一実施例のメモリセルを示す回路図 一実施例の読み出し時の動作を説明するためのタイミン
グチャート第３図 一一一今時間 一実施例の書き込み時の動作を説明するためのタイミン
グチャート第４図 高抵抗負荷方式のＳＲＡＭを示す回路図第５図
Claims (2)
- （１）ゲートがそれぞれ交差接続された２個のトランジ
スタ、および該トランジスタにそれぞれ接続された負荷
抵抗、および該負荷抵抗と該トランジスタとの各出力点
に対応するビット線の間に介在する個別のキャパシタか
らなるメモリセルと、 該メモリセルに該キャパシタを介して接続された２本の
該ビット線とを備え、 該メモリセルに電流を供給する正側、または負側のいず
れか一方の電源線がワード線を兼ねている半導体記憶装
置であって、 前記メモリセルは情報転送用メモリセル、および記憶用
メモリセルからなり、 該記憶用メモリセルに接続された前記ビット線は他のメ
モリセルに接続されたビット線とキャパシタを介して接
続されることを特徴する半導体記憶装置。 - （２）ゲートがそれぞれ交差接続された二組のＣＭＯＳ
インバータ、および該ＣＭＯＳインバータの各出力点に
対応するビット線との間に介在する個別のキャパシタか
らなるメモリセルと、該メモリセルに該キャパシタを介
して接続された２本の該ビット線とを備え、該メモリセ
ルに電流を供給する正側、または負側のいずれか一方の
電源線がワード線を兼ねている半導体記憶装置であって
、 前記メモリセルは情報転送用メモリセル、および記憶用
メモリセルからなり、 該記憶用メモリセルに接続された前記ビット線は他のメ
モリセルに接続されたビット線とキャパシタを介して接
続されることを特徴する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301726A JPH04172697A (ja) | 1990-11-07 | 1990-11-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301726A JPH04172697A (ja) | 1990-11-07 | 1990-11-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04172697A true JPH04172697A (ja) | 1992-06-19 |
Family
ID=17900424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2301726A Pending JPH04172697A (ja) | 1990-11-07 | 1990-11-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04172697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5452246A (en) * | 1993-06-02 | 1995-09-19 | Fujitsu Limited | Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size |
-
1990
- 1990-11-07 JP JP2301726A patent/JPH04172697A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5452246A (en) * | 1993-06-02 | 1995-09-19 | Fujitsu Limited | Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size |
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