JPH0417363A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に関し、 下部電極段差部にエツチング残渣を残さないようにする
ことができ、かつ微細なゲート電極を精度よく形成する
ことができる半導体装置の製造方法を提供することを目
的とし、 下地の膜上に第１の導電性膜パターンを形成する工程と
、該第１の導電性膜パターンを覆うように絶縁膜を形成
する工程と、該絶縁膜を覆うように下地の膜上に第２の
導電性膜を形成する工程と、ゲート電極に対応する領域
及び前記第１の導電性膜パターンにより前記第２の導電
性膜に生しる段差部分を含む領域を残して、該第２の導
電性膜を異方性エツチングして除去し、ゲーｔｌａ極及
び該第２の導電性膜の残留膜を形成する工程と、該ゲー
ト電極を覆うようにマスク層及び該第２の導電性膜の残
留膜上の第２の導電性膜パターンに対応する領域に選択
的にマスク層を形成する工程と、該マスク層を用いて該
第２の導電性膜を準異方性または等方性エツチングして
第２の導電性膜パターンを形成する工程とを含むように
構成し、又は下地の膜上に第１の導電性膜パターンを形
成する工程と、該第１の導電性膜パターンを覆うように
絶縁膜を形成する工程と、該絶縁膜を覆うように下地の
膜上に第２の導電性膜を形成する工程と、該第２の導電
性膜上の第２の導電性膜パターン上の領域及びゲート電
極に対応する領域よりも大きな領域を残すように該第２
の導電性膜を準異方性または等方性エツチングして除去
し、第２の導電性膜パターン及び該第２の導電性膜の残
留膜を残す工程と、該第２の導電性膜パターン及び前記
第１の導電性膜パターンを覆うようにマスク層を形成す
るとともに、該第２の導電性股上のゲート電極に対応す
る領域にマスク層を形成する工程と、該マスク層を用い
て該第２の導電性膜の残留膜を異方性エツチングしてゲ
ート電極を形成する工程とを含むように構成する。

〔産業上の利用分野〕

本発明は、ＭＯＳ）ランジスタと容量部を有する半導体
装置の製造方法に適用することができ、特に、微細なゲ
ート電極を精度よく形成することができる半導体装置の
製造方法に関する。

近年の半導体装置の微細化・高機能化に伴い、様々膜パ
ターンの混載化の要求が増えている。そのため、各パタ
ーンに最適な加工方法を使用する必要がある。

〔従来の技術〕

第３図（ａ）〜（ｄ）は従来の半導体装置の製造方法を
説明する図である。第３図において、３１はＳｒ等から
なる基板、３２は５ｊＯ２等からなるフィールド酸化膜
、３３はポリＳｉ等からなる下部電極、３４は例えばＳ
ｉＣ２等からなるゲート酸化膜、３５は例えばＳｉＣ２
等からなる誘電体膜、３６はポリシリコン膜、３７ａ、
３７ｂはレジスト等からなるマスク層、３８はポリ８１
等からなるゲート電極、３９はポリＳｉ等からなる上部
電極である。

次に、その製造方法について説明する。

まず、例えばＣＶＤ法により基板３１上に５ｉｎ２及び
Ｓ　ｓ　３Ｎ４を堆積してシリコン酸化膜及びシリコン
窒化膜を形成し、例えばＲＩＥによりシリコン窒化膜を
パターニングしてシリコン窒化膜がらなるマスクを形成
し、シリコン窒化膜からなるマスクを用い、ＬＯＧＯ３
により基板３１を酸化して膜厚が例えば６０００人のフ
ィールド酸化膜３２を形成した後、マスクとして用いた
シリコン窒化膜を除去する。次いで、例えばＣＶＤ法に
より全面にポリＳｉを膜厚が例えば４０００人で堆積し
、例えばＲＩＥによりポリＳｉ、シリコン酸化膜を選択
的にエツチングして下部電極３３を形成するとともに、
基板３１を露出させた後、基板３１及び下部電極３３を
熱酸化して基板３１上に膜厚が例えば２００人のゲート
酸化膜３４を形成するとともに、下部電極３３上に膜厚
が例えば３００人の誘電体膜３５を形成する（第３図（
ａ））。

次に、第３図（ｂ）に示すように、例えばＣＶＤ法によ
り全面にポリＳｉを堆積して膜厚が例えば４０００人の
ポリシリコン膜３６を形成し、全面にレジストを塗布し
た後、露光・現像によりポリシリコン膜３６上のゲート
電極及び上部電極に対応する領域のみレジストが残るよ
うにレジストをパターニングしてマスク層３７ａ、３７
ｂを形成する。

次に、第３図（Ｃ）に示すように、例えばＳＦ。

ガスとＣ２ＣｌＦ５ガスの混合ガスによる準異方性エツ
チング（等方性エツチングでもよい）によりマスク層３
７ａ、３７ｂを用いてポリシリコン膜３６をエツチング
することによりゲート電極３８を形成するとともに、上
部電極３９を形成する。この時、上部電極３９、誘電体
膜３５及び下部電極３３からなる容量部が形成される。

次いで、第３図（ｄ）に示すように、マスク層３７ａ、
３７ｂを除去する。

そして、ソース／ドレイン拡散層、ＰＳＧ等からなる眉
間絶縁膜、コンタクトホール及びＡ１等からなる配線層
等を形成することにより半導体装置を得ることができる
。

上記した従来の半導体装置の製造方法は、レジストから
なるマスク層３７ａ、３７ｂを用いてポリシリコン膜３
６を準異方性または等方性工・２チングすることにより
容量部の上部電極３９とＭＯＳ　Ｆ　ＥＴのゲート電極
３８を同時に形成していた。この製造方法では、ポリシ
リコン膜３６を準異方性または等方性エツチングしてい
たため、下部電極３３段差部に配線ショート、ゴミの原
因等になるエツチング残渣を残さないようにすることが
できる利点がある。

〔発明が解決しようとする課題〕

しかしながら、上記した従来の半導体装置の製造方法は
、ポリシリコン膜３６を準異方性または等方性エツチン
グしていたため、サイドエツチングが入りゲート電極３
８断面が裾引き形状になり易かった。このため、特にゲ
ート長の短いトランジスタを形成し厳しい精度を要求す
る場合、幅制御が悪いため微細なゲート電極３８パター
ンを精度よく形成するのが困難であるという問題があっ
た。そして、ゲート電極３８が極端に裾引き形状になる
とパンチスルーし易くなる。なお、上部電極３９もサイ
ドエツチングされるが、ゲート電極３８と較べ精度をそ
れ程要求されない。

上記問題を解決する手段としては、ポリシリコン膜３６
を異方性エツチングすればよいと考えられるが、異方性
エツチングを行うと下部電極３３段差部（第３図（Ｃ）
の矢印への部分参照）にエツチング残渣が残ってしまう
という問題があった。

そこで、本発明は、下部電極段差部に工・７チング残渣
を残さないようにすることができ、かつ微細なゲート電
極を精度よく形成することができる半導体装置の製造方
法を提供することを目的としている。

〔課題を解決するための手段〕

第１の発明による半導体装置の製造方法は上記目的達成
のため、下地の膜上に第１の導電性膜パターンを形成す
る工程と、該第１の’ＡＮ性膜パターンを覆うように絶
縁膜を形成する工程と、該絶縁膜を覆うように下地の膜
上に第２の導電性膜を形成する工程と、ゲート電極に対
応する領域及び前記第１の導電性膜パターンにより前記
第２の導電性膜に生しる段差部分を含む領域を残して、
該第２の導電性膜を異方性エツチングして除去し、ゲー
ト電極及び該第２の導電性膜の残留膜を形成する工程と
、該ゲート電極を覆うようにマスク層及び該第２の導電
性膜の残留膜上の第２の導電性膜パターンに対応する領
域に選択的にマスク層を形成する工程と、該マスク層を
用いて該第２の導電性膜を準異方性または等方性エツチ
ングして第２の導電性膜パターンを形成する工程とを含
むものである。

第２の発明による半導体装置の製造方法は上記目的達成
のため、下地の膜上に第１の導電性膜パターンを形成す
る工程と、該第１の導電性膜パターンを覆うように絶縁
膜を形成する工程と、該絶縁膜を覆うように下地の膜上
に第２の導電性膜を形成する工程と、該第２の導電性膜
上の第２の導電性膜パターン上の領域及びゲート電極に
対応する領域よりも大きな領域を残すように該第２の導
電性膜を準異方性または等方性エツチングして除去し、
第２の導電性膜パターン及び該第２の導電性膜の残留膜
を残す工程と、該第２の導電性膜パターン及び前記第１
導電性膜パターンを覆うようにマスク層を形成するとと
もに、該第２の導電性股上のゲート電極に対応する領域
にマスク層を形成する工程と、該マスク層を用いて該第
２の導電性膜の残留膜を異方性エツチングしてゲート電
極を形成する工程とを含むものである。

〔作用〕

第１の発明は、第１図（ａ）〜（ｇ）に示すように、ポ
リシリコン膜６上のゲート電極に対応する領域及び上部
電極に対応する領域よりも大きな領域に形成されたマス
ク層７ａ、７ｂを用いてポリシリコン膜６を異方性エツ
チングしてゲート電極８を形成するようにしているため
、ゲート電極８にサイドエツチングがほとんど入らずゲ
ート電極８断面が裾引き形状にならず微細なゲート電極
８を精度よく形成することができる。しかも、この時、
マスク層７ｂ下には上部電極１０よりも大きなポリシリ
コン膜６が残っている。次いで、精度よく形成されたゲ
ート電極８を覆うように、かつポリシリコン膜６上の上
部電極１０に対応する領域に形成されたマスク層９ａ、
９ｂを用いてポリシリコン膜６を準異方性（等方性でも
よい）工、チングして上部電極１０を形成するようにし
ている。

このように、精度よく形成されたゲート電極８をマスク
層９ａで保護した状態でポリシリコン膜６を準異方性エ
ツチングして上部電極１０を形成するようにしたため、
微細なゲート電極８を精度よく形成することができると
ともに、下部電極３段差部にエツチング残渣を残さない
ようにすることができる。

第２の発明は、第２図（ａ）〜（ｄ）に示すように、ポ
リシリコン膜６上の上部電極に対応する領域及びゲート
電極に対応する領域よりも大きな領域に形成されたマス
ク層１５ａ、１５ｂを用いてポリシリコン膜６を準異方
性エツチング（等方性エツチングでもよい）して上部電
極１０を形成するようにしているため、下部電極３段差
部にエツチング残渣を残さないようにすることができる
。しかも、この時、マスク層１５ａ下にはゲート電極８
よりも大きなポリシリコン膜６が残っている。次いで、
上部電極１０を覆うように、かつポリシリコン膜６上の
ゲート電極８に対応する領域に形成されたマスク層１６
ａ、１６ｂを用いてポリシリコン膜６を異方性エツチン
グしてゲート電極８を形成するようにしている。このよ
うに、上部電極１０をマスク層１６ｂで保護した状態で
ポリシリコン膜６を異方性エツチングしてゲート電極８
を形成するようにしたため、微細なゲート電極８を精度
よく形−成することができるとともに、下部電極３段差
部にエツチング残渣を残さないようにすることができる
。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１図（ａ）〜（ｇ）は本発明に係る半導体装置の製造
方法の一実施例を説明する図である。第１図において、
１はｓｊ等からなる基板、２は５ｉＱｚ等からなるフィ
ールド酸化膜、３はポリ８１等からなる下部電極、４は
５ｉｎ２等からなるゲート酸化膜、５はＳｉＯ２等から
なる誘電体膜、６はポリシリコン膜、７ａ、７ｂはレジ
スト等からなるマスク層、８はゲート電極、９ａ、９ｂ
はレジスト等からなるマスク層、１０は上部電極である
。尚、第１図、第２図は便宜上、実際のデバイスのスケ
ール通りには示していない。

次に、その製造方法について説明する。

まず、例えばＣＶＤ法により基板１上にＳｉＯ□及びＳ
ｊ、Ｎイを堆積してシリコン酸化膜及びシリコン窒化膜
を形成し、例えばＲＩＥによりシリコン窒化膜をバター
ニングしてシリコン窒化膜からなるマスクを形成し、シ
リコン窒化膜からなるマスクを用い、ＬＯＧＯ３により
基板１を酸化して膜厚が例えば６０００人のフィールド
酸化膜２を形成した後、マスクとして用いたシリコン窒
化膜を除去する。次いで、例えばＣＶＤ法により全面に
ポリＳｉを膜厚が例えば４０００人で堆積し、例えばＲ
ＩＥによりポリＳｉ、シリコン酸化膜を選択的にエツチ
ングして下部電極３を形成するとともに、基板１を露出
させた後、基板１及び下部電極３を熱酸化して基ｖｉＪ
上に膜厚が例えば２００人のゲート酸化膜４を形成する
とともに、下部電極３上に膜厚が例えば３００人の誘電
体膜５を形成する（第１図（ａ））。

次に、第１図（ｂ）に示すように、例えばＣＶＤ法によ
り全面にポリＳｉを堆積して膜厚が例えば４０００人の
ポリシリコン膜６を形成する。

次に、第１図（ｃ）に示すように、全面にレジストを塗
布した後、露光・現像によりポリシリコン膜６上のゲー
ト電極に対応する領域及び上部電極に対応する領域より
も大きな領域のみレジストが残るようにレジストをパタ
ーニングしてマスク層７ａ、７ｂを形成する。尚、図に
おいて、実際はレジスト膜はポリシリコン膜６の膜厚に
対し、かなり大きいため、下部電極の影響によるポリシ
リコン膜６０段差があっても、レジスト膜の表面にはそ
れに対応した段差はあられれない。又、ゲート電極と容
量部分についても同様である。

次に、第１図（ｄ）に示すように、例えばＣＣβ４ガス
と０２ガスの混合ガスによる異方性エツチングによりマ
スク層７ａ、７ｂを用いてポリシリコン膜６をエツチン
グすることによりゲート電極８を形成する。この時、マ
スク層７ｂ下に上部電極よりも大きなポリシリコン膜６
が残る。

次に、第１図（ｅ）に示すように、マスク層７ａ、７ｂ
を除去し、更に全面にレジストを塗布した後、露光・現
像によりゲート電極８を覆うようにレジストをバターニ
ングしてマスク層９ａを形成するとともに、ポリシリコ
ン膜６上の上部電極に対応する領域にレジストが残るよ
うにレジストをパターニングしてマスク層９ｂを形成す
る。

次に、第１図（ｆ）に示すように、例えばＳＦ。

ガスとＣｚ　Ｃ１２Ｆ　ｓガスの混合ガスによる準異方
性エツチング（等方性エツチングでもよい）によりマス
ク層９ａ、９ｂを用いてポリシリコン膜６をエツチング
することにより上部電極１０を形成する。この時、上部
電極１０、誘電体膜５及び下部電極３からなる容量部が
形成される。次いで、第１図（ｇ）に示すように、マス
ク層９ａ、９ｂを除去する。

そして、ソース／ドレイン拡散層、ＰＳＧ等からなる層
間絶縁膜、コンタクトホール及びＡＩ！等からなる配線
層等を形成することにより半導体装置を得ることができ
る。

すなわち、上記実施例では、ポリシリコン膜６上のゲー
ト電極に対応する領域及び上部電極に対応する領域より
も大きな領域に形成されたマスク層７ａ、７ｂを用いて
ポリシリコン膜６を異方性エツチングしてゲート電極８
を形成するようにしているため、ゲート電極８にサイド
エツチングがほとんど入らずゲート電極８断面が裾引き
形状にならず微細なゲート電極８を精度よく形成するこ
とができる。しかも、この時、マスク層７ｂ下には上部
電極１０よりも大きなポリシリコン膜６が残っている。

次いで、精度よく形成されたゲート電極８を覆うように
、かつポリシリコン膜６上の上部電極１０に対応する領
域に形成されたマスク層９ａ、９ｂを用いてポリシリコ
ン膜６を準異方性エツチング（等方性エツチングでもよ
い）して上部電極１０を形成するようにしている。この
ように、精度よく形成されたゲート電極８をマスク層９
ａで保護した状態でポリシリコン膜６を準異方性エツチ
ングして上部電極１０を形成するようにしだため、微細
なゲート電極８を精度よく形成することができるととも
に、下部電極３段差部にエツチング残渣を残さないよう
にすることができる。

なお、本発明においては、第２図（ａ）に示すように、
ポリシリコン膜６上の上部電極に対応する領域及びゲー
ト電極に対応する領域よりも大きな領域にレジストから
なるマスク層１５ａ、１５ｂを形成し、第２図（ｂ）に
示すように、マスク層重５ａ、１５ｂを用いてポリシリ
コン膜６を例えばＳＦ６ガスとＣｚＣｊ２Ｆｓガスの混
合ガスによる準異方性エツチング（等方性エツチングで
もよい）して上部電極１０を形成するとともに、マスク
層１５ｂ下にポリシリコン１１１６を残し、第２図（Ｃ
）に示すように、マスク層１５ａ、１５ｂを除去し、上
部電極１０を覆うようにレジストからなるマスク層１６
ａを形成するとともに、ポリシリコン膜６上のゲート電
極に対応する領域にレジストからなるマスク層１６ｂを
形成した後、第２図（ｄ）に示すように、マスクＦｉ１
６ａ、１６ｂを用いてポリシリコン膜６を例えばＣＣ１
，ガスと０□ガスの混合ガスにより異方性エツチングし
てゲート電極８を形成し、次いでマスク層１６ａ、１６
ｂを除去する場合であってもよい。

すなわち、この実施例では、ポリシリコン膜６上の上部
電極に対応する領域及びゲート電極に対応する領域より
も大きな領域に形成されたマスク層１５ａ、１５ｂを用
いてポリシリコン膜６を準異方性エツチング（等方性エ
ツチングでもよい）して上部電極１０を形成するように
しているため、下部電極３段差部にエツチング残渣を残
さないようにすることができる。しかも、この時、マス
ク層１５ａ下にはゲート電極８よりも大きなポリシリコ
ン膜６が残っている。次いで、上部電極１０を覆うよう
に、かつポリシリコン膜６上のゲート電極８に対応する
領域に形成されたマスク層１６ａ、１６ｂを用いてポリ
シリコン膜６を異方性エンチングしてゲート電極８を形
成するようにしている。このように、上部電極１０をマ
スク層１６ｂで保護した状態でポリシリコン膜６を異方
性エツチングしてゲート電極８を形成するようにしたた
め、微細なゲート電極８を精度よく形成することができ
るとともに、下部電極３段差部にエツチング残渣を残さ
ないようにすることができる。

〔発明の効果〕

本発明によれば、下部電極段差部にエツチング残渣を残
さないようにすることができ、かつ微細なゲート電極を
精度よく形成することができるという効果がある。

７ａ、７ｂ、　９ａ、　９　ｂ、 １５ａ、１５ｂ、１６　ａ　、１６　ｂ　−・−・・−
マスク層、８・・・・・・ゲート電極、 １０・・・・・−上部電極。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の製造方法の一実施例
の製造方法を説明する図、 第２図は他の実施例の製造方法を説明する図、第３図は
従来例の製造方法を説明する図である。 ２・・・・・・フィールド酸化膜、 ３・・・・・・下部電極、 ５・・−・・・誘電体膜、 ６・・・・・・ポリシリコン膜、 ９ａ、　９ｂ：マスク層 一実施例の製造方法を説明する図 第 図 １Ｏ：上部型部 一実施例の製造方法を説明する図 第 図

Claims (1)

1. 【特許請求の範囲】 〔１〕下地の膜（２）上に第１の導電性膜パターン（３
   ）を形成する工程と、 該第１の導電性膜パターン（３）を覆うように絶縁膜（
   ５）を形成する工程と、 該絶縁膜（５）を覆うように下地の膜上に第２の導電性
   膜（６）を形成する工程と、 ゲート電極に対応する領域及び前記第１の導電性膜パタ
   ーンにより前記第２の導電性膜に生じる段差部分を含む
   領域を残して、該第２の導電性膜（６）を異方性エッチ
   ングして除去し、ゲート電極（８）及び該第２の導電性
   膜（６）の残留膜を形成する工程と、 該ゲート電極（８）を覆うようにマスク層 （９ａ）及び該第２の導電性膜（６）の残留膜上の第２
   の導電性膜パターンに対応する領域に選択的にマスク層
   （９ｂ）を形成する工程と、該マスク層（９ａ、９ｂ）
   を用いて該第２の導電性膜（６）を準異方性または等方
   性エッチングして第２の導電性膜パターン（１０）を形
   成する工程とを含むこと特徴とする半導体装置の製造方
   法。 〔２〕下地の膜（２）上に第１の導電性膜パターン（３
   ）を形成する工程と、 該第１の導電性膜パターン（３）を覆うように絶縁膜（
   ５）を形成する工程と、 該絶縁膜（５）を覆うように下地の膜上に第２の導電性
   膜（６）を形成する工程と、 該第２の導電性膜（６）上の第２の導電性膜パターン上
   の領域及びゲート電極に対応する領域よりも大きな領域
   を残すように該第２の導電性膜（６）を準異方性または
   等方性エッチングして除去し、第２の導電性膜パターン
   （１０）及び該第２の導電性膜（６）の残留膜を残す工
   程と、 該第２の導電性膜パターン（１０）及び前記第１の導電
   性膜パターンを覆うようにマスク層（１６ａ）を形成す
   るとともに、該第２の導電性膜（６）上のゲート電極に
   対応する領域にマスク層（１６ｂ）を形成する工程と、 該マスク層（１６ａ、１６ｂ）を用いて該第２の導電性
   膜（６）残留膜を異方性エッチングしてゲート電極（８
   ）を形成する工程とを含むこと特徴とする半導体装置の
   製造方法。 〔３〕前記第１の導電性膜パターン（３）、前記絶縁膜
   （５）及び前記第２の導電性膜パターン（１０）から容
   量部が形成されることを特徴とする請求項１または２記
   載の半導体装置の製造方法。