JPH0417373A - 不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置の製造方法

Info

Publication number
JPH0417373A
JPH0417373A JP2119950A JP11995090A JPH0417373A JP H0417373 A JPH0417373 A JP H0417373A JP 2119950 A JP2119950 A JP 2119950A JP 11995090 A JP11995090 A JP 11995090A JP H0417373 A JPH0417373 A JP H0417373A
Authority
JP
Japan
Prior art keywords
insulating film
semiconductor memory
gate electrode
memory device
nonvolatile semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2119950A
Other languages
English (en)
Other versions
JPH088319B2 (ja
Inventor
Hitoshi Araki
荒木　仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2119950A priority Critical patent/JPH088319B2/ja
Priority to DE69114565T priority patent/DE69114565T2/de
Priority to EP91107615A priority patent/EP0456256B1/en
Priority to KR1019910007519A priority patent/KR940007655B1/ko
Publication of JPH0417373A publication Critical patent/JPH0417373A/ja
Priority to US07/940,787 priority patent/US5215933A/en
Publication of JPH088319B2 publication Critical patent/JPH088319B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/6922—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material containing Si, O and at least one of H, N, C, F or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H10P14/6923—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material containing Si, O and at least one of H, N, C, F or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/092—Manufacture or treatment of dielectric parts thereof by smoothing the dielectric parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、不揮発性半導体記憶装置の製造方法に関する
。
（従来の技術） 不揮発性半導体記憶装置において、記憶した情報、すな
わち、書き込んだ電荷の保持特性は、信頼性を評価する
上で重要な問題である。この電荷保持特性は、主に２つ
の要因に依存する。１つは、浮遊ゲートを覆う酸化膜質
であり、酸化膜質が悪ければ、電荷保持特性は劣化する
。もう１つは、Ｎａ、に、Ｌｉ等の可動イオンである。
外部からの可動イオンの侵入は層間絶縁膜およびパッシ
ベーション膜にそれぞれＢＰＳＧ膜、ＰＳＧ膜を使用す
ることにより防ぐことができる。可動イオンはＢＰＳＧ
膜、ＰＳＧ膜中のＰによりゲッタリングされるためであ
る。しかし、実際には、完全に可動イオンの侵入を防ぐ
ことは困難で、不揮発性半導体記憶装置の信頼性を制限
している。可動イオン侵入の主経路は配線コンタクトで
ある。
微細化の進む集積回路では、コンタクトホールのアスペ
クト比は増加する一方であり、この高アスペクト比によ
りＡ１配線及びパッシベーション膜のステップカバレッ
ジが劣化してしまう。
第３図は、従来の製造方法で得た不揮発性半導体記憶装
置であり、１０１は半導体基板、１０２は第一の絶縁１
．１０３は浮遊ゲート、１０４は第二の絶縁膜、１０５
は制御ゲート、１０６はソース領域またはドレイン領域
、１０７は第三の絶縁膜、１０８は第四の絶縁膜（ＢＰ
ＳＧ膜）、１０９はコンタクトホール、１１０は配線層
、１１１は燐を含んだ絶縁膜（ＰＳＧ膜）である。
（発明が解決しようとする課題） 上記従来の製造方法で形成された不揮発性半導体装置で
は、コンタクト１０９側壁の配線層１１０及びパッシベ
ーション膜１１１はコンタクトホールの高アスペクト比
によるステップカバレッジの劣化により非常に薄くなっ
ており、ここから可動イオンが進入し、酸化膜１０７中
を移動し浮遊ゲート１０３に到達してしまい電荷保持特
性の劣化を引き起こしてしまう。
本発明は上記問題を解決し、不揮発性半導体記憶装置に
おける信頼性、特に、電荷保持特性を大幅に向上するこ
との出来る不揮発性半導体記憶装置の製造方法を提供す
ることを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明による不揮発性半導体記憶装置は、第１導電型の
半導体基板の表面領域に形成された第２導電型のソース
領域及びドレイン領域と、上記ソース領域と、ドレイン
領域との間のチャネル領域上に形成された第一の絶縁膜
と、上記第一の絶縁膜上に形成され電気的に浮遊状態に
された第一のゲート電極と、上記第一のゲート電極上に
形成された第二の絶縁膜と、上記第二の絶縁膜を介して
形成された制御電極となる第二のゲート電極と、上記第
二のゲート電極上を含む基板上に形成された第三の絶縁
膜及び第四の絶縁膜と、上記ソース領域およびドレイン
領域上にコンタクトホールを開孔し、上記第三及び第四
の絶縁膜上およびコンタクトホール内に第一の配線層を
形成する不揮発性半導体記憶装置において、上記第四の
絶縁膜および第一の配線層上に第五の絶縁膜を形成し、
上記第五の絶縁膜表面を平坦化し、上記第五の絶縁膜上
に燐を含む第六の絶縁膜を形成することを特徴とする。
また、本発明によるもう一つの不揮発性半導体記憶装置
は、上記不揮発性半導体記憶装置の上記第五の絶縁膜中
に燐が含まれることを特徴とする。
（作用） 上記のような不揮発性半導体記憶装置の製造方法により
、コンタクトの上部は平坦化された第五の絶縁膜で塞が
れることになり、第五の絶縁膜上に形成する燐を含む絶
縁膜は均一な膜厚となり、不揮発性半導体記憶装置の外
部から侵入する可動イオンを著しく減少することができ
る。この結果、メモリセルの電荷保持特性を大幅に向上
させることができる。
（実施例） 以下本発明の一実施例について図面を参照して説明する
。第１図は同実施例の工程を示す断面図である。まず第
１図（ａ）の如くＰ型車結晶Ｓｔの半導体基板２０１上
に第一の絶縁Ｉｌ！２０２を酸化Ｓ１で２０♂ンの膜厚
で形成し、その上に浮遊ゲートとなる第一のゲート電極
２０３をポリＳｉで２０００人の膜厚で堆積し、その上
に第二の絶縁Ｈ２Ｏ４を酸化Ｓｉで３００人の膜厚で形
成し、その上に制御電極となる第二のゲート電極２０５
をポリＳｉとシリサイドの積層膜で５０００人の膜厚で
バターニング形成する。次に第１図（ｂ）に示す如くソ
ース領域、ドレイン領域となる拡散層２０６を例えば砒
素あるいは燐のようなＮ型不純物をイオン注入すること
により、半導体基板２０１中に形成する。次に、ゲート
電極２０５の上面および側面、ゲート電極２０３の側面
を含む基板上を被覆する絶縁膜２０７を熱酸化膜で形成
し、その上に第１図（ｃ）の如く、燐を含んだ絶縁膜（
ＢＰＳＧ膜）２０８を堆積する。次に、ソースまたはド
レイン領域２０６上の所定の位置にコンタクトホールと
なる孔２０９を選択的に形成し、その上にＡ１配線層２
１０を形成する。次に第１図（ｄ）の如く、このＡ１配
線層２１０上にＡ１配線層の融点より低温、例えば４０
０℃前後でＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により酸化Ｓｉ絶縁膜２１１
を堆積する。上記低温でのＣＶＤ法には、ＳｉＨ４系プ
ラズマＣＶＤ法、ＴＥＯ５系プラズマＣＶＤ法、ＴＥ０
１−０３系常圧ＣＶＤ法などがあるが、そのいずれを用
いてもよい。絶縁膜２１１の表面の平坦性が第１図（ｄ
）の如く充分でない場合、エッチバック法により第１図
（ｅ）の如く絶縁膜２１１を平坦化した後、第１図（ｆ
）の如く燐を含んだ絶縁膜（ＰＳＧ膜）２１２を５００
０人堆積する。なお上記エッチバック法は、絶縁膜２１
１の上にレジストを塗布して凹部を埋込み、酸化Ｓｉと
レジストの選択比が小さい条件で酸化Ｓｉとレジストを
エッチバックしていき、エツチング後レジストを除去す
ることにより平坦化を行う方法である。平坦化が不充分
である場合は再度例えば低温ＣＶＤ法で酸化Ｓｉを堆積
させることにより、第１図（ｅ）の如く平坦化された絶
縁膜２１１が得られる。
以上第１図で説明した不揮発性半導体記憶装置の製造方
法によれば、燐を含んだ絶縁膜（ＰＳＧ膜）２１２は、
不揮発性半導体記憶装置上に均一な膜厚で形成され、半
導体記憶装置外部から侵入する可動イオンの侵入を防止
する効果を飛躍的に向上することができる。
また、上記の説明において、絶縁膜２１１をＣＶＤ法に
より形成するときに、反応ガスに燐を含んだガスを導入
することにより、燐を含んだ絶縁膜２１１を形成すれば
、より効果的に半導体記憶装置外部から侵入する可動イ
オンの侵入を防止することができる。
第２図は、従来方法による不揮発性半導体記憶装置と、
本発明による不揮発性半導体記憶装置の３００℃の高温
放置加速試験結果を比較したものである。横軸は、放置
時間［ｌｏｇ（ｔ）］、縦軸は、不揮発性半導体記憶装
置のしきい値電圧を示している。図中（ａ）は、従来方
法による不揮発性半導体記憶装置の電荷保持特性、（ｂ
）、（Ｃ）は本発明による不揮発性半導体記憶装置の電
荷保持特性であり、（ｂ）は絶縁膜２１１に燐を含まな
い場合、（ｃ）は絶縁膜２１１に燐を含む場合である。
即ち本発明による不揮発性半導体記憶装置は、従来方法
による不揮発性半導体記憶装置より飛躍的に電荷保持特
性が向上していることがわかる。
以上、本発明を実施例に基づき具体的に説明したが、本
発明は、上記実施例に限定されるものではなく、その趣
旨を逸脱しない範囲において種々の変更、応用が可能で
ある。例えば、上記実施例では、Ｐ型車結晶Ｓｉ基板を
用いているが、Ｎ型巣結晶ＳＩ基板でも良く、この場合
、ソース、ドレイン領域は、Ｐ型の不純物、たとえばボ
ロンをイオン注入することにより形成する。また、上記
実施例では、第二のゲート電極にポリＳｉとシリサイド
の積層膜を使用しているが、ポリＳｉのみ或いはシリサ
イドのみてゲート電極を形成してもよい。また、上記実
施例では、絶縁膜２１１の平坦化法にエッチバック法を
用いたか、絶縁膜の平坦化法には様々の方法があり、例
えば、無機塗布膜による平坦化、有機塗布膜による平坦
化等を用いてもよい。また、上記実施例では、絶縁膜２
１１は酸化Ｓｔであるが、窒化Ｓｉてあってもよい。
［発明の効果］ 以上説明したように、本発明によれば、不揮発性半導体
記憶装置における信頼性、特に、電荷保持特性を大幅に
向上することの出来る不揮発性半導体記憶装置を提供す
ることができる。
【図面の簡単な説明】
第１図（ａ）ないしくｆ）は、本発明による一実施例の
不揮発性半導体記憶装置の製造方法を示す工程図、第２
図は、従来方法による不揮発性半導体記憶装置と、本発
明による不揮発性半導体記憶装置の３００℃の高温放置
加速試験結果を比較した特性図、第３図は従来の製造方
法による不揮発性半導体記憶装置の断面図である。 ２０１・・・半導体基板、２０２・・・第一の絶縁膜、
２０３・・・浮遊ゲート、２０４・・・第二の絶縁膜、
２０５・・・制御ゲート、２０６・・・ソース領域、お
よび、ドレイン領域、２０７・・・第三の絶縁膜、２０
８・・・燐を含んだ絶縁膜（ＢＰＳＧ膜・・・第四の絶
縁膜）、２σ９・・・コンタクトホール、２１０・・・
配線層、２１１・・・第五の絶縁膜、２１２・・・燐を
含んだ絶縁膜（ＰＳＧ膜・・・第六の絶縁膜）。 出願人代理人　弁理士　鈴　江　武　彦第 図 ３００″（ｆｉｊ！ｉ時間を 第２図

Claims (2)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板の表面領域に第２導電型
    のソース領域及びドレイン領域を有し、上記ソース領域
    とドレイン領域との間のチャネル領域上に第一の絶縁膜
    を有し、上記第一の絶縁膜上に電気的に浮遊状態にされ
    た第一のゲート電極を有し、上記第一のゲート電極上に
    第二の絶縁膜を有し、上記第二の絶縁膜を介して制御電
    極となる第二のゲート電極を有し、上記第二のゲート電
    極上を含む基板上に第三の絶縁膜及び第四の絶縁膜を有
    し、上記ソース領域およびドレイン領域上にコンタクト
    ホールを有し、上記第三及び第四の絶縁膜上およびコン
    タクトホール内に第一の配線層を有する不揮発性半導体
    記憶装置を形成する工程と、上記第四の絶縁膜および第
    一の配線層上に表面が平坦化された第五の絶縁膜を形成
    する工程と、上記第五の絶縁膜上に燐を含む第六の絶縁
    膜を形成する工程とを具備することを特徴とする不揮発
    性半導体記憶装置の製造方法。
  2. （２）上記第五の絶縁膜中に燐が含まれることを特徴と
    する請求項１に記載の不揮発性半導体記憶装置の製造方
    法。
JP2119950A 1990-05-11 1990-05-11 不揮発性半導体記憶装置の製造方法 Expired - Lifetime JPH088319B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2119950A JPH088319B2 (ja) 1990-05-11 1990-05-11 不揮発性半導体記憶装置の製造方法
DE69114565T DE69114565T2 (de) 1990-05-11 1991-05-10 Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeicheranordnung.
EP91107615A EP0456256B1 (en) 1990-05-11 1991-05-10 Method of manufacturing nonvolatile semiconductor memory device
KR1019910007519A KR940007655B1 (ko) 1990-05-11 1991-05-10 불휘발성 반도체 기억장치의 제조방법
US07/940,787 US5215933A (en) 1990-05-11 1992-09-04 Method of manufacturing nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2119950A JPH088319B2 (ja) 1990-05-11 1990-05-11 不揮発性半導体記憶装置の製造方法

Publications (2)

Publication Number Publication Date
JPH0417373A true JPH0417373A (ja) 1992-01-22
JPH088319B2 JPH088319B2 (ja) 1996-01-29

Family

ID=14774203

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2119950A Expired - Lifetime JPH088319B2 (ja) 1990-05-11 1990-05-11 不揮発性半導体記憶装置の製造方法

Country Status (4)

Country Link
EP (1) EP0456256B1 (ja)
JP (1) JPH088319B2 (ja)
KR (1) KR940007655B1 (ja)
DE (1) DE69114565T2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06129286A (ja) * 1992-09-18 1994-05-10 Kohler Co 内燃機関の混合気制御システム
JP2005142571A (ja) * 2003-11-05 2005-06-02 Magnachip Semiconductor Ltd 不揮発性メモリ素子及びその製造方法
KR100519163B1 (ko) * 1998-12-30 2005-12-06 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법_

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19704534A1 (de) * 1997-02-06 1998-08-20 Siemens Ag Halbleiterkörper

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6195556A (ja) * 1984-10-17 1986-05-14 Hitachi Ltd 半導体装置
JPS6442866A (en) * 1987-08-10 1989-02-15 Nippon Denso Co Manufacture of nonvolatile semiconductor storage device
JPH0215678A (ja) * 1988-07-01 1990-01-19 Seiko Instr Inc 半導体不揮発性メモリ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6195556A (ja) * 1984-10-17 1986-05-14 Hitachi Ltd 半導体装置
JPS6442866A (en) * 1987-08-10 1989-02-15 Nippon Denso Co Manufacture of nonvolatile semiconductor storage device
JPH0215678A (ja) * 1988-07-01 1990-01-19 Seiko Instr Inc 半導体不揮発性メモリ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06129286A (ja) * 1992-09-18 1994-05-10 Kohler Co 内燃機関の混合気制御システム
KR100519163B1 (ko) * 1998-12-30 2005-12-06 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법_
JP2005142571A (ja) * 2003-11-05 2005-06-02 Magnachip Semiconductor Ltd 不揮発性メモリ素子及びその製造方法

Also Published As

Publication number Publication date
EP0456256A3 (en) 1992-04-01
DE69114565T2 (de) 1996-05-02
JPH088319B2 (ja) 1996-01-29
DE69114565D1 (de) 1995-12-21
KR940007655B1 (ko) 1994-08-22
EP0456256A2 (en) 1991-11-13
EP0456256B1 (en) 1995-11-15

Similar Documents

Publication Publication Date Title
JP2827728B2 (ja) 半導体記憶装置およびその製造方法
US6759704B2 (en) Method for fabricating semiconductor device, and semiconductor device, having storage node contact plugs
US5364813A (en) Stacked DRAM poly plate capacitor
US20050239282A1 (en) Method for forming self-aligned contact in semiconductor device
US7579237B2 (en) Nonvolatile memory device and method of manufacturing the same
JP2001196564A (ja) 半導体装置及びその製造方法
JP2000114471A (ja) 半導体装置及びその製造方法
US20020024093A1 (en) Semiconductor device with self-aligned contact structure employing dual spacers and method of manufacturing the same
US7115491B2 (en) Method for forming self-aligned contact in semiconductor device
US5114873A (en) Method for manufacturing a stacked capacitor DRAM cell
US6228701B1 (en) Apparatus and method for minimizing diffusion in stacked capacitors formed on silicon plugs
JP2002141482A (ja) 半導体装置およびその製造方法
US5215933A (en) Method of manufacturing nonvolatile semiconductor memory device
US6559494B1 (en) Semiconductor device and a method for fabricating the same
KR0141950B1 (ko) 반도체소자의 제조방법
JPH0417373A (ja) 不揮発性半導体記憶装置の製造方法
JPS60113460A (ja) ダイナミックメモリ素子の製造方法
US6300681B1 (en) Semiconductor device and method for forming the same
US6900118B2 (en) Method for preventing contact defects in interlayer dielectric layer
JP2007027348A (ja) 半導体装置及びその製造方法
KR100265357B1 (ko) 반도체장치의콘택홀형성방법
US7038304B2 (en) Semiconductor memory device and manufacturing method thereof
KR100365762B1 (ko) 반도체소자의콘택스페이서형성방법
KR100434334B1 (ko) 듀얼 마스크를 이용한 반도체 소자의 커패시터 제조 방법
KR0141949B1 (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080129

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090129

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100129

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110129

Year of fee payment: 15

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110129

Year of fee payment: 15