JPH088319B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH088319B2 JPH088319B2 JP2119950A JP11995090A JPH088319B2 JP H088319 B2 JPH088319 B2 JP H088319B2 JP 2119950 A JP2119950 A JP 2119950A JP 11995090 A JP11995090 A JP 11995090A JP H088319 B2 JPH088319 B2 JP H088319B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、不揮発性半導体記憶装置の製造方法に関す
る。
る。
（従来の技術） 不揮発性半導体記憶装置において、記憶した情報、す
なわち、書き込んだ電荷の保持特性は、信頼性を評価す
る上で重要な問題である。この電荷保持特性は、主に２
つの要因に依存する。１つの、浮遊ゲートを覆う酸化膜
質であり、酸化膜質が悪ければ、電荷保持特性は劣化す
る。もう１つは、Na,K,Li等の可動イオンである。外部
からの可動イオンの侵入は層間絶縁膜およびパッシベー
ション膜にそれぞれBPSG膜、PSG膜を使用することによ
り防ぐことができる。可動イオンはBPSG膜、PSG膜中の
Ｐによりゲッタリングされるためである。しかし、実際
には、完全に可動イオンの侵入を防ぐことは困難で、不
揮発性半導体記憶装置の信頼性を制限している。可動イ
オン侵入の主経路は配線コンタクトである。微細化の進
む集積回路では、コンタクトホールのアスペクト比は増
加する一方であり、この高アスペクト比によりAl配線及
びパッシベーション膜のステップカバレッジが劣化して
しまう。
なわち、書き込んだ電荷の保持特性は、信頼性を評価す
る上で重要な問題である。この電荷保持特性は、主に２
つの要因に依存する。１つの、浮遊ゲートを覆う酸化膜
質であり、酸化膜質が悪ければ、電荷保持特性は劣化す
る。もう１つは、Na,K,Li等の可動イオンである。外部
からの可動イオンの侵入は層間絶縁膜およびパッシベー
ション膜にそれぞれBPSG膜、PSG膜を使用することによ
り防ぐことができる。可動イオンはBPSG膜、PSG膜中の
Ｐによりゲッタリングされるためである。しかし、実際
には、完全に可動イオンの侵入を防ぐことは困難で、不
揮発性半導体記憶装置の信頼性を制限している。可動イ
オン侵入の主経路は配線コンタクトである。微細化の進
む集積回路では、コンタクトホールのアスペクト比は増
加する一方であり、この高アスペクト比によりAl配線及
びパッシベーション膜のステップカバレッジが劣化して
しまう。
第３図は、従来の製造方法で得た不揮発性半導体記憶
装置であり、101は半導体基板、102は第一の絶縁膜、10
3は浮遊ゲート、104は第二の絶縁膜、105は制御ゲー
ト、106はソース領域またはドレイン領域、107は第三の
絶縁膜、108は第四の絶縁膜（BPSG膜）、109はコンタク
トホール、110は配線層、111は燐を含んだ絶縁膜（PSG
膜）である。
装置であり、101は半導体基板、102は第一の絶縁膜、10
3は浮遊ゲート、104は第二の絶縁膜、105は制御ゲー
ト、106はソース領域またはドレイン領域、107は第三の
絶縁膜、108は第四の絶縁膜（BPSG膜）、109はコンタク
トホール、110は配線層、111は燐を含んだ絶縁膜（PSG
膜）である。
（発明が解決しようとする課題） 上記従来の製造方法で形成された不揮発性半導体装置
では、コンタクト109側壁の配線層110及びパッシベーシ
ョン膜111はコンタクトホールの高アスペクト比による
ステップカバレッジの劣化により非常に薄くなってお
り、ここから可動イオンが進入し、酸化膜107中を移動
し浮遊ゲート103に到達してしまい電荷保持特性の劣化
を引き起こしてしまう。
では、コンタクト109側壁の配線層110及びパッシベーシ
ョン膜111はコンタクトホールの高アスペクト比による
ステップカバレッジの劣化により非常に薄くなってお
り、ここから可動イオンが進入し、酸化膜107中を移動
し浮遊ゲート103に到達してしまい電荷保持特性の劣化
を引き起こしてしまう。
本発明は上記問題を解決し、不揮発性半導体記憶装置
における信頼性、特に、電荷保持特性を大幅に向上する
ことの出来る不揮発性半導体記憶装置の製造方法を提供
することを目的とする。
における信頼性、特に、電荷保持特性を大幅に向上する
ことの出来る不揮発性半導体記憶装置の製造方法を提供
することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明による不揮発性半導体記憶装置は、第１導電型
の半導体基板の表面領域に形成された第２の導電型のソ
ース領域及びドレイン領域と、上記ソース領域と、ドレ
イン領域との間のチャネル領域上に形成された第一の絶
縁膜と、上記第一の絶縁膜上に形成され電気的に浮遊状
態にされた第一のゲート電極と、上記第一のゲート電極
上に形成された第二の絶縁膜と、上記第二の絶縁膜を介
して形成された制御電極となる第二のゲート電極と、上
記第二のゲート電極上を含む基板上に形成された第三の
絶縁膜及び第四の絶縁膜と、上記ソース領域およびドレ
イン領域上にコンタクトホールを開孔し、上記第三及び
第四の絶縁膜上およびコンタクトホール内に第一の配線
層を形成する不揮発性半導体記憶装置において、上記第
四の絶縁膜および第一の配線層上に第五の絶縁膜を形成
し、上記第五の絶縁膜表面を平坦化し、上記第五の絶縁
膜上に燐を含む第六の絶縁膜を形成することを特徴とす
る。
の半導体基板の表面領域に形成された第２の導電型のソ
ース領域及びドレイン領域と、上記ソース領域と、ドレ
イン領域との間のチャネル領域上に形成された第一の絶
縁膜と、上記第一の絶縁膜上に形成され電気的に浮遊状
態にされた第一のゲート電極と、上記第一のゲート電極
上に形成された第二の絶縁膜と、上記第二の絶縁膜を介
して形成された制御電極となる第二のゲート電極と、上
記第二のゲート電極上を含む基板上に形成された第三の
絶縁膜及び第四の絶縁膜と、上記ソース領域およびドレ
イン領域上にコンタクトホールを開孔し、上記第三及び
第四の絶縁膜上およびコンタクトホール内に第一の配線
層を形成する不揮発性半導体記憶装置において、上記第
四の絶縁膜および第一の配線層上に第五の絶縁膜を形成
し、上記第五の絶縁膜表面を平坦化し、上記第五の絶縁
膜上に燐を含む第六の絶縁膜を形成することを特徴とす
る。
また、本発明によるもう一つの不揮発性半導体記憶装
置は、上記不揮発性半導体記憶装置の上記第五の絶縁膜
中に燐が含まれることを特徴とする。
置は、上記不揮発性半導体記憶装置の上記第五の絶縁膜
中に燐が含まれることを特徴とする。
（作用） 上記のような不揮発性半導体記憶装置の製造方法によ
り、コンタクトの上部は平坦化された第五の絶縁膜で塞
がれることになり、第五の絶縁膜上に形成する燐を含む
絶縁膜は均一な膜厚となり、不揮発性半導体記憶装置の
外部から侵入する可動イオンを著しく減少することがで
きる。この結果、メモリセルの電荷保持特性を大幅に向
上させることができる。
り、コンタクトの上部は平坦化された第五の絶縁膜で塞
がれることになり、第五の絶縁膜上に形成する燐を含む
絶縁膜は均一な膜厚となり、不揮発性半導体記憶装置の
外部から侵入する可動イオンを著しく減少することがで
きる。この結果、メモリセルの電荷保持特性を大幅に向
上させることができる。
（実施例） 以下本発明の一実施例について図面を参照して説明す
る。第１図は同実施例の工程を示す断面図である。まず
第１図（ａ）の如くＰ型単結晶Siの半導体基板201上に
第一の絶縁膜202を酸化Siで200Åの膜厚で形成し、その
上に浮遊ゲートとなる第一のゲート電極203をポリSiで2
000Åの膜厚で堆積し、その上に第二の絶縁膜204を酸化
Siで300Åの膜厚で形成し、その上に制御電極となる第
二のゲート電極205をポリSiとシリサイドの積層膜で500
0Åの膜厚でパターニング形成する。次に第１図（ｂ）
に示す如くソース領域、ドレイン領域となる拡散層206
を例えば砒素あるいは燐のようなＮ型不純物をイオン注
入することにより、半導体基板201中に形成する。次
に、ゲート電極205の上面および側面、ゲート電極203の
側面を含む基板上を被覆する絶縁膜207を熱酸化膜で形
成し、その上に第１図（ｃ）の如く、燐を含んだ絶縁膜
（BPSG膜）208を堆積する。次に、ソースまたはドレイ
ン領域206上の所定の位置にコンタクトホールとなる孔2
09を選択的に形成し、その上にAl配線層210を形成す
る。次に第１図（ｄ）の如く、このAl配線層210上にAl
配線層の融点より低温、例えば400℃前後でCVD（Chemic
al vapor Deposition）法により酸化Si絶縁膜211を堆積
する。上記低温でのCVD法には、SiH4系プラズマCVD法、
TEOS系プラズマCVD法、TEOS−O3系常圧CVD法などがある
が、そのいずれを用いてもよい。絶縁膜211の表面の平
坦性が第１図（ｄ）の如く充分でない場合、エッチバッ
ク法により第１図（ｅ）の如く絶縁膜211を平坦化した
後、第１図（ｆ）の如く燐を含んだ絶縁膜（PSG膜）212
を5000Å堆積する。なお上記エッチバック法は、絶縁膜
211の上にレジストを塗布して凹部を埋込み、酸化Siと
レジストの選択比が小さい条件で酸化Siとレジストをエ
ッチバックしていき、エッチング後レジストを除去する
ことにより平坦化を行う方法である。平坦化が不充分で
ある場合は再度例えば低温CVD法で酸化Siを堆積させる
ことにより、第１図（ｅ）の如く平坦化された絶縁膜21
1が得られる。
る。第１図は同実施例の工程を示す断面図である。まず
第１図（ａ）の如くＰ型単結晶Siの半導体基板201上に
第一の絶縁膜202を酸化Siで200Åの膜厚で形成し、その
上に浮遊ゲートとなる第一のゲート電極203をポリSiで2
000Åの膜厚で堆積し、その上に第二の絶縁膜204を酸化
Siで300Åの膜厚で形成し、その上に制御電極となる第
二のゲート電極205をポリSiとシリサイドの積層膜で500
0Åの膜厚でパターニング形成する。次に第１図（ｂ）
に示す如くソース領域、ドレイン領域となる拡散層206
を例えば砒素あるいは燐のようなＮ型不純物をイオン注
入することにより、半導体基板201中に形成する。次
に、ゲート電極205の上面および側面、ゲート電極203の
側面を含む基板上を被覆する絶縁膜207を熱酸化膜で形
成し、その上に第１図（ｃ）の如く、燐を含んだ絶縁膜
（BPSG膜）208を堆積する。次に、ソースまたはドレイ
ン領域206上の所定の位置にコンタクトホールとなる孔2
09を選択的に形成し、その上にAl配線層210を形成す
る。次に第１図（ｄ）の如く、このAl配線層210上にAl
配線層の融点より低温、例えば400℃前後でCVD（Chemic
al vapor Deposition）法により酸化Si絶縁膜211を堆積
する。上記低温でのCVD法には、SiH4系プラズマCVD法、
TEOS系プラズマCVD法、TEOS−O3系常圧CVD法などがある
が、そのいずれを用いてもよい。絶縁膜211の表面の平
坦性が第１図（ｄ）の如く充分でない場合、エッチバッ
ク法により第１図（ｅ）の如く絶縁膜211を平坦化した
後、第１図（ｆ）の如く燐を含んだ絶縁膜（PSG膜）212
を5000Å堆積する。なお上記エッチバック法は、絶縁膜
211の上にレジストを塗布して凹部を埋込み、酸化Siと
レジストの選択比が小さい条件で酸化Siとレジストをエ
ッチバックしていき、エッチング後レジストを除去する
ことにより平坦化を行う方法である。平坦化が不充分で
ある場合は再度例えば低温CVD法で酸化Siを堆積させる
ことにより、第１図（ｅ）の如く平坦化された絶縁膜21
1が得られる。
以上第１図で説明した不揮発性半導体記憶装置の製造
方法によれば、燐を含んだ絶縁膜（PSG膜）212は、不揮
発性半導体記憶装置上に均一な膜厚で形成され、半導体
記憶装置外部から侵入する可動イオンの侵入を防止する
効果を飛躍的に向上することができる。
方法によれば、燐を含んだ絶縁膜（PSG膜）212は、不揮
発性半導体記憶装置上に均一な膜厚で形成され、半導体
記憶装置外部から侵入する可動イオンの侵入を防止する
効果を飛躍的に向上することができる。
また、上記の説明において、絶縁膜211をCVD法により
形成するときに、反応ガスに燐を含んだガスを導入する
ことにより、燐を含んだ絶縁膜211を形成すれば、より
効果的に半導体記憶装置外部から侵入する可動イオンの
侵入を防止することができる。
形成するときに、反応ガスに燐を含んだガスを導入する
ことにより、燐を含んだ絶縁膜211を形成すれば、より
効果的に半導体記憶装置外部から侵入する可動イオンの
侵入を防止することができる。
第２図は、従来方法による不揮発性半導体記憶装置
と、本発明による不揮発性半導体記憶装置の300℃の高
温放置加速試験結果を比較したものである。横軸は、放
置時間［1og（ｔ）］、縦軸は、不揮発性半導体記憶装
置のしきい値電圧を示している。図中（ａ）は、従来方
法による不揮発性半導体記憶装置の電荷保持特性、
（ｂ）、（ｃ）は本発明による不揮発性半導体記憶装置
の電荷保持特性であり、（ｂ）は絶縁膜211に燐を含ま
ない場合、（ｃ）は絶縁膜211に燐を含む場合である。
即ち本発明による不揮発性半導体記憶装置は、従来方法
による不揮発性半導体記憶装置より飛躍的に電荷保持特
性が向上していることがわかる。
と、本発明による不揮発性半導体記憶装置の300℃の高
温放置加速試験結果を比較したものである。横軸は、放
置時間［1og（ｔ）］、縦軸は、不揮発性半導体記憶装
置のしきい値電圧を示している。図中（ａ）は、従来方
法による不揮発性半導体記憶装置の電荷保持特性、
（ｂ）、（ｃ）は本発明による不揮発性半導体記憶装置
の電荷保持特性であり、（ｂ）は絶縁膜211に燐を含ま
ない場合、（ｃ）は絶縁膜211に燐を含む場合である。
即ち本発明による不揮発性半導体記憶装置は、従来方法
による不揮発性半導体記憶装置より飛躍的に電荷保持特
性が向上していることがわかる。
以上、本発明を実施例に基づき具体的に説明したが、
本発明は、上記実施例に限定されるものではなく、その
趣旨を逸脱しない範囲において種々の変更、応用が可能
である。例えば、上記実施例では、Ｐ型単結晶Si基板を
用いているが、Ｎ型単結晶SI基板でも良く、この場合、
ソース、ドレイン領域は、Ｐ型の不純物、例えばボロン
をイオン注入することにより形成する。また、上記実施
例では、第二のゲート電極にポリSiとシリサイドの積層
膜を使用しているが、ポリSiのみ或いはシリサイドのみ
でゲート電極を形成してもよい。また、上記実施例で
は、絶縁膜211の平坦化法にエッチバック法を用いた
が、絶縁膜の平坦化法には様々の方法があり、例えば、
無機塗布膜による平坦化、有機塗布膜による平坦化等を
用いてもよい。また、上記実施例では、絶縁膜211は酸
化Siであるが、窒化Siであってもよい。
本発明は、上記実施例に限定されるものではなく、その
趣旨を逸脱しない範囲において種々の変更、応用が可能
である。例えば、上記実施例では、Ｐ型単結晶Si基板を
用いているが、Ｎ型単結晶SI基板でも良く、この場合、
ソース、ドレイン領域は、Ｐ型の不純物、例えばボロン
をイオン注入することにより形成する。また、上記実施
例では、第二のゲート電極にポリSiとシリサイドの積層
膜を使用しているが、ポリSiのみ或いはシリサイドのみ
でゲート電極を形成してもよい。また、上記実施例で
は、絶縁膜211の平坦化法にエッチバック法を用いた
が、絶縁膜の平坦化法には様々の方法があり、例えば、
無機塗布膜による平坦化、有機塗布膜による平坦化等を
用いてもよい。また、上記実施例では、絶縁膜211は酸
化Siであるが、窒化Siであってもよい。
［発明の効果］ 以上説明したように、本発明によれば、不揮発性半導
体記憶装置における信頼性、特に、電荷保持特性を大幅
に向上することの出来る不揮発性半導体記憶装置を提供
することができる。
体記憶装置における信頼性、特に、電荷保持特性を大幅
に向上することの出来る不揮発性半導体記憶装置を提供
することができる。
第１図（ａ）ないし（ｆ）は、本発明による一実施例の
不揮発性半導体記憶装置の製造方法を示す工程図、第２
図は、従来方法による不揮発性半導体記憶装置と、本発
明による不揮発性半導体記憶装置の300℃の高温放置加
速試験結果を比較した特性図、第３図は従来の製造方法
による不揮発性半導体記憶装置の断面図である。 201……半導体基板、202……第一の絶縁膜、203……浮
遊ゲート、204……第二の絶縁膜、205……制御ゲート、
206……ソース領域、および、ドレイン領域、207……第
三の絶縁膜、208……燐を含んだ絶縁膜（BPSG膜……第
四の絶縁膜）、209……コンタクトホール、210……配線
層、211……第五の絶縁膜、212……燐を含んだ絶縁膜
（PSG膜……第六の絶縁膜）。
不揮発性半導体記憶装置の製造方法を示す工程図、第２
図は、従来方法による不揮発性半導体記憶装置と、本発
明による不揮発性半導体記憶装置の300℃の高温放置加
速試験結果を比較した特性図、第３図は従来の製造方法
による不揮発性半導体記憶装置の断面図である。 201……半導体基板、202……第一の絶縁膜、203……浮
遊ゲート、204……第二の絶縁膜、205……制御ゲート、
206……ソース領域、および、ドレイン領域、207……第
三の絶縁膜、208……燐を含んだ絶縁膜（BPSG膜……第
四の絶縁膜）、209……コンタクトホール、210……配線
層、211……第五の絶縁膜、212……燐を含んだ絶縁膜
（PSG膜……第六の絶縁膜）。
Claims (2)
- 【請求項１】第１導電型の半導体基板の表面領域に第２
の導電型のソース領域及びドレイン領域を有し、上記ソ
ース領域とドレイン領域との間のチャネル領域上に第一
の絶縁膜を有し、上記第一の絶縁膜上に電気的に浮遊状
態にされた第一のゲート電極を有し、上記第一のゲート
電極上に第二の絶縁膜を有し、上記第二の絶縁膜を介し
て制御電極となる第二のゲート電極を有し、上記第二の
ゲート電極上を含む基板上に第三の絶縁膜および第四の
絶縁膜を有し、上記ソース領域およびドレイン領域上に
コンタクトホールを有し、上記第三および第四の絶縁膜
上およびコンタクトホール内に第一の配線層を有する不
揮発性半導体記憶装置を形成する工程と、上記第四の絶
縁膜および第一の配線層上に第五の絶縁膜を形成し露出
表面側を平坦化する工程と、上記第五の絶縁膜上に燐を
含む第六の絶縁膜を形成する工程とを具備することを特
徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項２】上記第五の絶縁膜中に燐が含まれることを
特徴とする請求項１に記載の不揮発性半導体記憶装置の
製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119950A JPH088319B2 (ja) | 1990-05-11 | 1990-05-11 | 不揮発性半導体記憶装置の製造方法 |
| DE69114565T DE69114565T2 (de) | 1990-05-11 | 1991-05-10 | Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeicheranordnung. |
| EP91107615A EP0456256B1 (en) | 1990-05-11 | 1991-05-10 | Method of manufacturing nonvolatile semiconductor memory device |
| KR1019910007519A KR940007655B1 (ko) | 1990-05-11 | 1991-05-10 | 불휘발성 반도체 기억장치의 제조방법 |
| US07/940,787 US5215933A (en) | 1990-05-11 | 1992-09-04 | Method of manufacturing nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119950A JPH088319B2 (ja) | 1990-05-11 | 1990-05-11 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0417373A JPH0417373A (ja) | 1992-01-22 |
| JPH088319B2 true JPH088319B2 (ja) | 1996-01-29 |
Family
ID=14774203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2119950A Expired - Lifetime JPH088319B2 (ja) | 1990-05-11 | 1990-05-11 | 不揮発性半導体記憶装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0456256B1 (ja) |
| JP (1) | JPH088319B2 (ja) |
| KR (1) | KR940007655B1 (ja) |
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