JPH04174052A - 通信制御方式 - Google Patents
通信制御方式Info
- Publication number
- JPH04174052A JPH04174052A JP29745790A JP29745790A JPH04174052A JP H04174052 A JPH04174052 A JP H04174052A JP 29745790 A JP29745790 A JP 29745790A JP 29745790 A JP29745790 A JP 29745790A JP H04174052 A JPH04174052 A JP H04174052A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- work
- interruption
- microcomputer
- communication control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のマイクロコンピュータにおける通信制御
方式に関し、特に作業機能を分担した同種もしくは異種
のマイクロコンピュータ間において、任意の作業依頼マ
イクロコンピュータから任意の作業実施マイクロコンピ
ュータ間の通信制御を行う通信制御方式に関する。
方式に関し、特に作業機能を分担した同種もしくは異種
のマイクロコンピュータ間において、任意の作業依頼マ
イクロコンピュータから任意の作業実施マイクロコンピ
ュータ間の通信制御を行う通信制御方式に関する。
従来の通信制御方式、特に複数のマイクロコンピュータ
（以下ＣＰＵと称す）を有するシステムにおいて、ＣＰ
Ｕ間の通信制御は、以下のように行われている。
（以下ＣＰＵと称す）を有するシステムにおいて、ＣＰ
Ｕ間の通信制御は、以下のように行われている。
第４図は従来の一例を示す通信制御装置の構成図である
。
。
第４図に示すように、かかる通信制御装置は３つのＣＰ
Ｕ１〜３およびバッファ９〜１１と、入出力装置７およ
び記憶装置８と、共通データバス５および１６に接続さ
れたバス切替装置１５とを有している。これらのＣＰＵ
１〜３に対応したバス要求信号源ＢＲＩ〜ＢＲ３はそれ
ぞれ独立したものであり、各々のＣＰＵからデータバス
を使用したい旨を知らせるバス獲得要求信号と、獲得要
求をしたＣＰＵがデータバスを使用可能かどうかをＣＰ
Ｕに返答される信号とからなっている。また、バッファ
９〜１１に対応したバス選択信号ＢＳ１〜ＢＳ３は各々
のＣＰＵ１〜３に対応する独立した信号であり、どれか
１個のＣＰＵに対しデータバスを使用できるようにゲー
トを開く選択信号である。
Ｕ１〜３およびバッファ９〜１１と、入出力装置７およ
び記憶装置８と、共通データバス５および１６に接続さ
れたバス切替装置１５とを有している。これらのＣＰＵ
１〜３に対応したバス要求信号源ＢＲＩ〜ＢＲ３はそれ
ぞれ独立したものであり、各々のＣＰＵからデータバス
を使用したい旨を知らせるバス獲得要求信号と、獲得要
求をしたＣＰＵがデータバスを使用可能かどうかをＣＰ
Ｕに返答される信号とからなっている。また、バッファ
９〜１１に対応したバス選択信号ＢＳ１〜ＢＳ３は各々
のＣＰＵ１〜３に対応する独立した信号であり、どれか
１個のＣＰＵに対しデータバスを使用できるようにゲー
トを開く選択信号である。
一方、バス切替装置１５はバス選択信号ＢＳ１〜ＢＳ３
に対し獲得要求のあったＣＰＵ以外の選択信号が有効に
なっていない場合、例えばＣＰＵ１から要求があった場
合、バス選択信号Ｅ３Ｓ２、ＢＳ３が有効になっていな
ければ、バス要求信号群ＢＲＩを介し要求許可を出力し
、バス選択信号ＢＳＩを有効にし、もし、バス選択信号
ＢＳ２、ＢＳ３が有効となっている場合は、バス要求信
号群ＢＲＩを介して要求不許可を出力し、現在バスを獲
得したＣＰＵかものデータ入出力を待たせる制御を行う
データバス切替装置を示す。このデータバスを獲得した
ＣＰＵ１〜３は各々データバス１２〜１４からの共通デ
ータバス５，１６を介し、記憶装置８および入出力装置
７の読出しと書込みとを行う。
に対し獲得要求のあったＣＰＵ以外の選択信号が有効に
なっていない場合、例えばＣＰＵ１から要求があった場
合、バス選択信号Ｅ３Ｓ２、ＢＳ３が有効になっていな
ければ、バス要求信号群ＢＲＩを介し要求許可を出力し
、バス選択信号ＢＳＩを有効にし、もし、バス選択信号
ＢＳ２、ＢＳ３が有効となっている場合は、バス要求信
号群ＢＲＩを介して要求不許可を出力し、現在バスを獲
得したＣＰＵかものデータ入出力を待たせる制御を行う
データバス切替装置を示す。このデータバスを獲得した
ＣＰＵ１〜３は各々データバス１２〜１４からの共通デ
ータバス５，１６を介し、記憶装置８および入出力装置
７の読出しと書込みとを行う。
第５図は第４図に示す記憶装置の構成図である。
第５図に示すように、この記憶装置８は内部構成を示し
、ＣＰＵ１から作業要求を行っている。
、ＣＰＵ１から作業要求を行っている。
すなわち、記憶装置８の記憶領域８ＡはＣＰＵ２に対す
る要求元ＣＰＵ （ＣＰＵＩ）の番号を記憶し、記憶領
域８ＨはＣＰＵ３の状態を記憶している。
る要求元ＣＰＵ （ＣＰＵＩ）の番号を記憶し、記憶領
域８ＨはＣＰＵ３の状態を記憶している。
第６図（ａ）、 （ｂ）はそれぞれ第４図における２つ
のＣＰＵの動作フロー図である。
のＣＰＵの動作フロー図である。
第６図（ａ）、 （ｂ）に示すように、かかるフシ−は
第４図の通信制御装置を用いてＣＰＵ１からＣＰＵ２へ
作業を行わせる場合のフローであり、ここでは第５図に
おける記憶領域８Ａ〜８Ｄを使用している。
第４図の通信制御装置を用いてＣＰＵ１からＣＰＵ２へ
作業を行わせる場合のフローであり、ここでは第５図に
おける記憶領域８Ａ〜８Ｄを使用している。
まず、第６図（ａ）において、ＣＰＵ １の動作が開始
されると、ＣＰＵＩからバス要求信号ＢＲＩのうちのデ
ータバス獲得要求信号を出力する。前述したように他の
ＣＰＵ２もしくはＣＰＵ３がデータバスを使用している
場合、ＣＰＵＩはバス要求信号ＢＲＩに返送されてくる
要求不許可信号によりバス獲得待ちになる。次に、他の
ＣＰＵがデータバスを開放したときＣＰＵ２のＲＥＡＤ
Ｙ状態の判定ステップに進み、記憶領域８Ｄの内容を読
み込む。このとき、ＣＰＵ２が作業中か作業終了かは前
記内容から判断する。しかし、ＣＰＵ２がまだ作業中の
場合は、バス獲得待ちステップへ戻り、再度ＣＰＵ２の
作業終了を待つ。
されると、ＣＰＵＩからバス要求信号ＢＲＩのうちのデ
ータバス獲得要求信号を出力する。前述したように他の
ＣＰＵ２もしくはＣＰＵ３がデータバスを使用している
場合、ＣＰＵＩはバス要求信号ＢＲＩに返送されてくる
要求不許可信号によりバス獲得待ちになる。次に、他の
ＣＰＵがデータバスを開放したときＣＰＵ２のＲＥＡＤ
Ｙ状態の判定ステップに進み、記憶領域８Ｄの内容を読
み込む。このとき、ＣＰＵ２が作業中か作業終了かは前
記内容から判断する。しかし、ＣＰＵ２がまだ作業中の
場合は、バス獲得待ちステップへ戻り、再度ＣＰＵ２の
作業終了を待つ。
また、ＣＰＵ２の作業が終了すると、ＣＰＵ １のデー
タバス獲得待ちステップへ進み、再びデータバスが獲得
されるのを待ち、記憶領域８ＢにＣＰＵ２に対する要求
作業内容を書き込む。この書き込みが終了すると、バス
獲得待ちとＣＰＵ２の状態確認ステップへ進み、記憶領
域８ＤのＣＰＵ２の状態を判断するが、この場合も同じ
くデータバス獲得待ちステップが入る。
タバス獲得待ちステップへ進み、再びデータバスが獲得
されるのを待ち、記憶領域８ＢにＣＰＵ２に対する要求
作業内容を書き込む。この書き込みが終了すると、バス
獲得待ちとＣＰＵ２の状態確認ステップへ進み、記憶領
域８ＤのＣＰＵ２の状態を判断するが、この場合も同じ
くデータバス獲得待ちステップが入る。
更に、作業終了確認ステップでＣＰＵ２から作業終了が
返されると、再びバス獲得待ちステップへ進み、作業結
果の読みだしを行う。
返されると、再びバス獲得待ちステップへ進み、作業結
果の読みだしを行う。
最終的に、作業結果を全て読みだすと、ＣＰＵ１の終了
となる。
となる。
一方、第６図（ｂ）に示すように、ＣＰＵ２は、通常バ
スを獲得した後、記憶装置８の記憶領域８Ｂの内容から
作業要求の判断を行う。他のＣＰＵから作業要求がある
場合は、バス獲得待ちをした後、記憶領域８ＤにＣＰＵ
２の作業中の内容を書き込み、再びバス獲得待ちをして
から作業内容を読みだし、読みだし完了判定ステップで
確認した後、ＣＰＵ２に与えられた作業を行う。このＣ
ＰＵ２の作業終了の後は、再びバス獲得待ちを行い、作
業結果の書き込みステップで記憶装置８の記憶領域８Ｃ
に作業結果を書き込む。
スを獲得した後、記憶装置８の記憶領域８Ｂの内容から
作業要求の判断を行う。他のＣＰＵから作業要求がある
場合は、バス獲得待ちをした後、記憶領域８ＤにＣＰＵ
２の作業中の内容を書き込み、再びバス獲得待ちをして
から作業内容を読みだし、読みだし完了判定ステップで
確認した後、ＣＰＵ２に与えられた作業を行う。このＣ
ＰＵ２の作業終了の後は、再びバス獲得待ちを行い、作
業結果の書き込みステップで記憶装置８の記憶領域８Ｃ
に作業結果を書き込む。
最終的に、作業完了の書き込みステップで記憶領域８Ｄ
にＣＰＵ２が作業完了の内容を書き込むと、再びバス獲
得待ちステップへ戻り、作業要求を待つ。
にＣＰＵ２が作業完了の内容を書き込むと、再びバス獲
得待ちステップへ戻り、作業要求を待つ。
上述した第６図（ａ）、 （ｂ）に示すフローにおいて
、もし同様にＣＰＵ２に対してＣＰＵ３からも同時もし
くは殆ど同時に作業要求が発生した場合は、以下の様な
通信の同期が取れないことがある。
、もし同様にＣＰＵ２に対してＣＰＵ３からも同時もし
くは殆ど同時に作業要求が発生した場合は、以下の様な
通信の同期が取れないことがある。
すなわち、ＣＰＵＩ、ＣＰＵ２．ＣＰＵ３は非同期で動
作しているため、殆ど同時にＣＰＵ２の状態をＣＰＵＩ
、ＣＰＵ３が確認に行った場合ＣＰＵＩ、ＣＰＵ３共に
ＣＰＵ２が作業待ち状態にある内容を得ることがある。
作しているため、殆ど同時にＣＰＵ２の状態をＣＰＵＩ
、ＣＰＵ３が確認に行った場合ＣＰＵＩ、ＣＰＵ３共に
ＣＰＵ２が作業待ち状態にある内容を得ることがある。
このため、ＣＰＵ１、ＣＰＵ３は同時にＣＰＵ２に対し
て作業を指示することになり、ＣＰＵ２の作業は誤動作
を起してしまう。それ故、どのＣＰＵのプログラムに問
題が有ったかは、全ＣＰＵを平行して動作させながら不
具合を発見しなければならないことになる。
て作業を指示することになり、ＣＰＵ２の作業は誤動作
を起してしまう。それ故、どのＣＰＵのプログラムに問
題が有ったかは、全ＣＰＵを平行して動作させながら不
具合を発見しなければならないことになる。
上述した従来の通信制御方式は、複数のＣＰＵ間で通信
制御を行う際、作業を依頼するＣＰＵと依頼されるＣＰ
Ｕ間での通信完了の同期が取りにくいという欠点がある
。また、従来の通信制御方式は各々のＣＰＵに依存する
プロクラムの不具合点の除去作業を行う際、その作業が
複雑になり且つとのＣＰＵが記憶装置を使用するのかを
決定するバス切り替えの待ち時間が大きくなるという欠
点がある。
制御を行う際、作業を依頼するＣＰＵと依頼されるＣＰ
Ｕ間での通信完了の同期が取りにくいという欠点がある
。また、従来の通信制御方式は各々のＣＰＵに依存する
プロクラムの不具合点の除去作業を行う際、その作業が
複雑になり且つとのＣＰＵが記憶装置を使用するのかを
決定するバス切り替えの待ち時間が大きくなるという欠
点がある。
本発明の目的は、かかる通信完了の同期を容易に取れる
ようにするとともに、バス獲得の待ち時間を短縮するこ
とのできる通信制御方式を提供することにある。
ようにするとともに、バス獲得の待ち時間を短縮するこ
とのできる通信制御方式を提供することにある。
本発明の通信制御方式は、複数のマイクロコンピュータ
を有するマイクロコンピュータＱ′システムの通信制御
方式において、前記複数のマイクロコンピュータ間で参
照および変更可能な共通のデータバスに接続される記憶
装置と、前記複数のマイクロコンピュータのうちの任意
の一つのマイクロコンピュータから任意の他のマイクロ
コンピュータに対する割込み出力を制御する割込選択装
置と、作業情報を送出するマイクロコンピュータから作
業内容および送出元の認識番号情報を前記記憶装置を介
して作業対象のマイクロコンピュータに伝達する手段と
、前記作業を行うマイクロコンピュータから作業結果を
前記送出元のマイクロコンピュータに送信する手段とを
有して構成される。
を有するマイクロコンピュータＱ′システムの通信制御
方式において、前記複数のマイクロコンピュータ間で参
照および変更可能な共通のデータバスに接続される記憶
装置と、前記複数のマイクロコンピュータのうちの任意
の一つのマイクロコンピュータから任意の他のマイクロ
コンピュータに対する割込み出力を制御する割込選択装
置と、作業情報を送出するマイクロコンピュータから作
業内容および送出元の認識番号情報を前記記憶装置を介
して作業対象のマイクロコンピュータに伝達する手段と
、前記作業を行うマイクロコンピュータから作業結果を
前記送出元のマイクロコンピュータに送信する手段とを
有して構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す通信制御装置の構成図
である。
である。
第１図に示すように、本実施例はＣＰＵ１〜３と、割込
選択装置４と、ＣＰＵ１〜３に共通データバス５を介し
て接続される記憶装置５および入出力装置７とを有して
いる。特定のＣＰＵから指定するＣＰＵへの作業要求は
、ＣＰＵ１からは割込要求信号群ＩＲＩで、ＣＰＵ２か
らは割込要求信号群ＩＲ２で、またＣＰＵ３からは割込
要求信号群ＩＲ３で行う。これら割込信号群ＩＲ１へ工
Ｒ３は、それぞれ割込要求信号と、どのＣＰＵに割り込
みをかけるかという情報とで構成される。
選択装置４と、ＣＰＵ１〜３に共通データバス５を介し
て接続される記憶装置５および入出力装置７とを有して
いる。特定のＣＰＵから指定するＣＰＵへの作業要求は
、ＣＰＵ１からは割込要求信号群ＩＲＩで、ＣＰＵ２か
らは割込要求信号群ＩＲ２で、またＣＰＵ３からは割込
要求信号群ＩＲ３で行う。これら割込信号群ＩＲ１へ工
Ｒ３は、それぞれ割込要求信号と、どのＣＰＵに割り込
みをかけるかという情報とで構成される。
割込選択装置４は、前述した割り込み対象ＣＰＵの情報
から割り込み要求信号に同期し、対象ＣＰＵに対して割
り込み信号１１〜工３をいづれかのＣＰ Ｕ’に出力す
る。また、共通のデータバス５は、割り込みが発生した
いづれかのＣＰＵが記憶装置６もしくは２１５の入出力
装置７にアクセスする際に用いられる。
から割り込み要求信号に同期し、対象ＣＰＵに対して割
り込み信号１１〜工３をいづれかのＣＰ Ｕ’に出力す
る。また、共通のデータバス５は、割り込みが発生した
いづれかのＣＰＵが記憶装置６もしくは２１５の入出力
装置７にアクセスする際に用いられる。
第２図は第１図に示す記憶装置の構成図である。
第２図に示すように、この記憶装置６は要求元ＣＰＵ番
号を記憶する記憶領域６Ａと、作業内容を記憶する記憶
領域６Ｂと、作業結果を記憶する記憶領域６Ｃとを含ん
でいる。
号を記憶する記憶領域６Ａと、作業内容を記憶する記憶
領域６Ｂと、作業結果を記憶する記憶領域６Ｃとを含ん
でいる。
第３図（ａ）、 （ｂ）はそれぞれ第１図における２つ
のＣＰＵの動作フロー図である。
のＣＰＵの動作フロー図である。
第３図（ａ）、 （ｂ）に示すように、この動作フロー
はＣＰＵ１からＣＰＵ２に作業を要求する場合の例であ
る。この場合、他のＣＰＵ２．ＣＰＵ３は停止状態（Ｈ
ＡＬＴ状態）となっている。
はＣＰＵ１からＣＰＵ２に作業を要求する場合の例であ
る。この場合、他のＣＰＵ２．ＣＰＵ３は停止状態（Ｈ
ＡＬＴ状態）となっている。
まず、第３図（ａ）に示すように、ＣＰＵＩは第２図に
示す記憶装置６の記憶領域６Ａに対し作業要求元である
ＣＰＵ番号を書き込む。次に、ＣＰＵｌは記憶領域６Ｂ
に対し作業内容を書き込み、割込要求信号群ＩＲＩを介
しＣＰＵ２への割り込み要求信号を出力する。この後、
ＣＰＵ１は自分自身を停止状態（ＨＡＬＴ）とする。
示す記憶装置６の記憶領域６Ａに対し作業要求元である
ＣＰＵ番号を書き込む。次に、ＣＰＵｌは記憶領域６Ｂ
に対し作業内容を書き込み、割込要求信号群ＩＲＩを介
しＣＰＵ２への割り込み要求信号を出力する。この後、
ＣＰＵ１は自分自身を停止状態（ＨＡＬＴ）とする。
次に、第３図に示すように、割込信号工１を介し停止状
態にあったＣＰＵ２は割り込み要求を受け、ＣＰＵ２は
動作を開始する。ＣＰＵ２は前述した記憶領域６Ｂの作
業内容を読み取り、作業を開始する。しかる後、作業を
完了すると、記憶領域６Ｃに対し作業結果を書き込む。
態にあったＣＰＵ２は割り込み要求を受け、ＣＰＵ２は
動作を開始する。ＣＰＵ２は前述した記憶領域６Ｂの作
業内容を読み取り、作業を開始する。しかる後、作業を
完了すると、記憶領域６Ｃに対し作業結果を書き込む。
次に、ＣＰＵは記憶領域６Ａの作業要求元のＣＰＵの情
報を読み込み、要求元のＣＰＵ１に対し、共通データバ
ス５を介して割り込み要求を出力する。これにより、Ｃ
ＰＵ２は自分自身停止状態（ＨＡＬＴ）となる。
報を読み込み、要求元のＣＰＵ１に対し、共通データバ
ス５を介して割り込み要求を出力する。これにより、Ｃ
ＰＵ２は自分自身停止状態（ＨＡＬＴ）となる。
上述したように、第１図に示す通信制御装置においては
、ＣＰＵ１．ＣＰＵ２．ＣＰＵ３の内いずれかのＣＰＵ
しか動作していない。従って、ＣＰＵ間の通信は確実に
行われるため、たとえどれかのＣＰＵのプログラムに問
題が有っても、ＣＰＵからＣＰＵへ１個づつ動作をたぐ
って行けば、確実且つ容易にプログラムの不具合を識別
することができる。
、ＣＰＵ１．ＣＰＵ２．ＣＰＵ３の内いずれかのＣＰＵ
しか動作していない。従って、ＣＰＵ間の通信は確実に
行われるため、たとえどれかのＣＰＵのプログラムに問
題が有っても、ＣＰＵからＣＰＵへ１個づつ動作をたぐ
って行けば、確実且つ容易にプログラムの不具合を識別
することができる。
以上説明したように、本発明の通信制御装置は複数のＣ
ＰＵ間で通信制御を行う際にＣＰ’Ｕ間での通信完了の
同期を完全に取ることができ、また各々のＣＰＵに依存
するプログラムの不具合点の除去作業を簡単にするとと
もに、どのＣＰＵが記憶装置を使用するかを決定するバ
ス獲得の待ち時間を小さくできるという効果がある。従
って、従来の装置を用いた通信制御方式と比べ、動作ス
ピードも遜色のないものが実現できる。
ＰＵ間で通信制御を行う際にＣＰ’Ｕ間での通信完了の
同期を完全に取ることができ、また各々のＣＰＵに依存
するプログラムの不具合点の除去作業を簡単にするとと
もに、どのＣＰＵが記憶装置を使用するかを決定するバ
ス獲得の待ち時間を小さくできるという効果がある。従
って、従来の装置を用いた通信制御方式と比べ、動作ス
ピードも遜色のないものが実現できる。
第１図は本発明の一実施例を示す通信制御装置の構成図
、第２図は第１図に示す記憶装置の構成図、第３図（ａ
）、 （ｂ）はそれぞれ第１図における２つのＣＰＵの
動作フロー図、第４図は従来の一例を示す通信制御装置
の構成図、第５図は第４図に示す記憶装置の構成図、第
６図（ａ）、 （ｂ）はそれぞれ第４図における２つの
ＣＰＵの動作フロー図である。 １〜３・・・・・・ＣＰＵ、４・・・・・割込選択装置
、５・・・・・・共通データバス、６・旧・・記憶装置
、６Ａ〜６Ｃ・・・・・・記憶領域、７・・・・・・入
出力装置。 代理人 弁理士 内 原 晋 第 １ 図 第 ２ 図 （α）（ｂ） 第３図 第 ４ 図 第 ５ 図 （の〕 第４ Ｃｂ） 図
、第２図は第１図に示す記憶装置の構成図、第３図（ａ
）、 （ｂ）はそれぞれ第１図における２つのＣＰＵの
動作フロー図、第４図は従来の一例を示す通信制御装置
の構成図、第５図は第４図に示す記憶装置の構成図、第
６図（ａ）、 （ｂ）はそれぞれ第４図における２つの
ＣＰＵの動作フロー図である。 １〜３・・・・・・ＣＰＵ、４・・・・・割込選択装置
、５・・・・・・共通データバス、６・旧・・記憶装置
、６Ａ〜６Ｃ・・・・・・記憶領域、７・・・・・・入
出力装置。 代理人 弁理士 内 原 晋 第 １ 図 第 ２ 図 （α）（ｂ） 第３図 第 ４ 図 第 ５ 図 （の〕 第４ Ｃｂ） 図
Claims (1)
- 複数のマイクロコンピュータを有するマイクロコンピュ
ータシステムの通信制御方式において、前記複数のマイ
クロコンピュータ間で参照および変更可能な共通のデー
タバスに接続される記憶装置と、前記複数のマイクロコ
ンピュータのうちの任意の一つのマイクロコンピュータ
から任意の他のマイクロコンピュータに対する割込み出
力を制御する割込選択装置と、作業情報を送出するマイ
クロコンピュータから作業内容および送出元の認識番号
情報を前記記憶装置を介して作業対象のマイクロコンピ
ュータに伝達する手段と、前記作業を行うマイクロコン
ピュータから作業結果を前記送出元のマイクロコンピュ
ータに送信する手段とを有することを特徴とする通信制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29745790A JPH04174052A (ja) | 1990-11-02 | 1990-11-02 | 通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29745790A JPH04174052A (ja) | 1990-11-02 | 1990-11-02 | 通信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04174052A true JPH04174052A (ja) | 1992-06-22 |
Family
ID=17846756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29745790A Pending JPH04174052A (ja) | 1990-11-02 | 1990-11-02 | 通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04174052A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5875259A (ja) * | 1981-10-28 | 1983-05-06 | Nec Corp | マイクロコンピユ−タ複合化方式 |
| JPS6428735A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Interruption control system |
-
1990
- 1990-11-02 JP JP29745790A patent/JPH04174052A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5875259A (ja) * | 1981-10-28 | 1983-05-06 | Nec Corp | マイクロコンピユ−タ複合化方式 |
| JPS6428735A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Interruption control system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5060144A (en) | Locking control with validity status indication for a multi-host processor system that utilizes a record lock processor and a cache memory for each host processor | |
| US4381542A (en) | System for interrupt arbitration | |
| EP0120913A1 (en) | Deadlock detection and resolution scheme | |
| JPH0690682B2 (ja) | マルチプロセツサシステムの障害処理方式 | |
| US6314495B1 (en) | Method and apparatus for executing multiply-initiated, multiply-sourced variable delay system bus operations | |
| JPH06242979A (ja) | 二重化コンピュータ装置 | |
| JPH0793236A (ja) | バス制御装置 | |
| JPH0520107A (ja) | 二重化制御装置 | |
| JPH07234850A (ja) | マルチプロセッサの装置と方法 | |
| JPS6272040A (ja) | 情報トレ−ス方式 | |
| JPH04348437A (ja) | デバッグ装置 | |
| JPS5931737B2 (ja) | 多重制御デ−タ処理システム | |
| JP2803270B2 (ja) | Ｓｃｓｉホストアダプタ回路 | |
| JPH07129524A (ja) | 二重化システムの高速切替装置 | |
| JPH02277142A (ja) | 二重系計算機システム | |
| JPH01142962A (ja) | データ転送制御方式 | |
| JPH0520259A (ja) | プロセツサモジユールの内部バス制御方式 | |
| JPH01312658A (ja) | 計算機システム | |
| JPS6362068A (ja) | プロセツサ間のインタフエ−ス回路 | |
| JPS622343B2 (ja) | ||
| JPH0619625A (ja) | 磁気ディスクの多重制御方式 | |
| JPS63132368A (ja) | マルチプロセサの割込み方式 | |
| JPH0424733B2 (ja) | ||
| JPS60136853A (ja) | デ−タ転送方式 | |
| JPH03231348A (ja) | データバス制御方式 |