JPH0417521B2 - - Google Patents

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JPH0417521B2
JPH0417521B2 JP59234013A JP23401384A JPH0417521B2 JP H0417521 B2 JPH0417521 B2 JP H0417521B2 JP 59234013 A JP59234013 A JP 59234013A JP 23401384 A JP23401384 A JP 23401384A JP H0417521 B2 JPH0417521 B2 JP H0417521B2
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Rii Ritoru Uenderu
Robaato Baaku Kenesu
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Motorola Inc
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Publication of JPH0417521B2 publication Critical patent/JPH0417521B2/ja
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    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30083—Power or thermal control instructions
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
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    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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  • General Physics & Mathematics (AREA)
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  • Microcomputers (AREA)
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  • Executing Machine-Instructions (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般的には、データプロセツサに関
するもので、さらに詳しく云えば、データプロセ
ツサにおいて、パワーダウン命令を選択的に不能
化するための方法および回路に関する。
従来の技術 １以上のユーザを同時にサポートすることが可
能なデータ処理システムにおいて、プログラム制
御の下に、プロセツサをパワーダウンさせるため
ユーザによるアクセスが可能なメカニズムが設け
られていない。例えば、デイジタル・エクイツプ
メント・コーポレーシヨン（Digital Equipment
Corporation）のPDP11/70およびインタナシヨ
ナル・ビズネス・マシンのシステム
（International Business Machine′s System）
370のような、メインフレーム形式の処理装置に
おいては、パワーダウン命令は備えていない。
単一のユーザのみしかサポートすることが可能
でないようなシステムにおいてさえも、プロセツ
サに普通に使用されている回路のダイナミツクな
性質のため、パワーダウン命令が設定されるよう
にはなつていない。このようなシステムにおいて
は、インテル（Intel）8080またはモトローラ
（Motorola）の6800のような、専らＮ・チヤネル
MOSトランジスタを使用して作られた、単一チ
ツプ・マイクロプロセツサをプロセツサとするよ
うなものが典型的である。これ等の形式における
マイクロプロセツサにおける論理回路は、初期に
はスタテイツクと言わんよりもむしろダイナミツ
クであるので、現在の状態の情報と、プロセツサ
のレジスタに貯蔵されているデータは、パワーダ
ウンの際、消失するであろう。
MOS技術が、相補的のＰチヤネルおよびＮチ
ヤネルのMOSトランジスタを使用して、大規模
集積が可能となつたところまで進歩したので、ス
タテイツク論理を使用したマイクロプロセツサを
製造することが可能となつた。モトローラの最初
の単一チツプのCMOSマイクロプロセツサ、
MC146805E2、の導入により、ユーザに初めてプ
ログラム制御によりプロセツサのパワーダウンす
る能力が与えられた。このプロセツサにおいて
は、ユーザに対して、２つの異るパワー・ダウ
ン・レベルの選択さえ与えられた。例えば、
“Wait（待機）”命令を使用すれば、ユーザは、オ
ンチツプの発振器から与えられるクロツク出力を
不能化（disable）するが発振器は継続動作させ
ておくことにより、動作電力を大幅に減少させる
ことができた。これに対し、“stop（停止）”命令
を使用すれば、ユーザは動作電力を最大に節約す
るため発振器自身を不能化することができた。い
づれの場合も、クロツク／発振器は、手動的に発
生させたリセツト信号あるいは周辺で発生した割
込み信号のいづれかに応答して再度能動化され、
プロセツサを再起動したであろう。
このパワーダウン命令の有用性がユーザ間に広
く受け入れられ、そして屡々他のマイクロプロセ
ツタの製造業者によつてコピーされたが、非常に
高い信頼度が要求されるこれ等の適用について
は、特にSTOP命令が、プログラム障害（error）
状態となつたとき偶発的に実行されることがない
ことを確保するために、非常に注意深く設計し、
かつ厳しい試験されなければならなかつた。しか
し、良好なプログラミングのプラクテイスの使用
と十分なデバツクおよび試験とにより、心臓のペ
ースメーカや他の体内の医学的環境用のような要
求用途に対してさえも役に立つことが可能となつ
た。他方、もしも、上記のようなパワーダウン命
令を絶対的か選択的かのいづれかの形で不能とす
るために、今まで使用されなかつたメカニズムを
具えるとすと、ユーザのリスクはさらに減少する
であろう。
同時係属中の米国出願（米国出願第549957号）
において。このようなデータプロセツサのユーザ
が選択的に、プログラム制御によりパワーダウン
命令を不能化することを可能とする方法を示して
いる。ここに示された回路によると、ユーザは特
別な命令を使用して制御コードをコントロールレ
ジスタに貯蔵する。このコントロールレジスタ中
に上記のコードが存在する限り、上記の回路はデ
ータプロセツサが上記の発振器を不能するのを防
止する。しかし、この方法および回路は、後刻コ
ントロールコードをコントロールレジスタからク
リアすることを防止する手段がないので、高度に
安全か要求される用途に対しては満足なものでは
ないであろう。このように迷走プログラム
（errant program）は未だパワーダウン命令を再
度イネープルすることができ、それからプロセツ
サをパワーダウンさせることとなる。
発明が解決しようとする問題点 従つて、本発明の一つの目的は、パワーダウン
命令自身を不能化するパワーダウン命令を有する
データプロセツサにおいて使用する方法と回路と
を提供することである。
本発明の他の目的は、パワーダウン命令自身を
選択的に不能化するパワーダウン命令を有するデ
ータ・プロセツサにおいて使用する方法と回路と
を提供することである。
本発明のさらに他の目的は、パワーダウン命令
を有するデータプロセツサのユーザにプログラム
制御により上記パワーダウン命令の選択的に不能
化させることを許容する方法と回路とを提供する
ことである。
本発明のさらに他の目的は、パワーダウン命令
を有するデータプロセツサのユーザに、全プロセ
ツサをパワーダウンさせることから上記パワーダ
ウン命令を選択的に不能化することを許容する方
法と回路とを提供することである。
本発明のさらに他の目的は、パワーダウン命令
を有するデータプロセツサのユーザに、上記パワ
ーダウン命令を選択的に不能化するための二つの
レベルのプログラム制御を許容する方法と回路を
提供することである。
問題点を解決するための手段 本発明のこれ等および他の目的、さらに本発明
の利点は、パワーダウン信号の受信に応答する場
合を除いて、周期的クロツク信号を供給する発振
器と、所定の状態に応答してリセツト信号を供給
するリセツト論理回路と、命令の流れ（stream）
を含む異る複数個の命令の各々を受信し、上記ク
ロツク信号と同期して動作する命令実行制御回路
とを具備し、該命令実行制御論理回路は、命令の
流れにおける所定のストア命令（store
instruction）受信し、かつ、命令の流れ中の予
め定められたパワーダウ命令の受信に応答してス
トア（貯蔵）可能信号を供給し、リセツト手段が
次にリセツト信号を与えるまで発振器にパワーダ
ウン信号を供給し、それからクロツク信号の再開
時のみに命令の流れの中の次の命令に進むよう構
成されたデータプロセツサにより達成される。本
発明によれば、パワーダウン命令を選択的に不能
にする回路を具える。そして、その回路は、スト
ア（貯蔵）信号に応答して、第１および第２の値
のうちの選択された１つをもつ予め定められた制
御コードをストアする制御レジスタと、リセツト
信号に応答して第１の状態をとりストア（貯蔵）
可能信号の終りに応答して第２の状態をとるラツ
チ回路と、命令実行制御論理回路に応答して制御
レジスタに貯蔵信号を供給し、しかもラツチが第
１の状態にある間ストア可能信号を供給するイン
タロツク論理回路と、命令実行制御論理回路がパ
ワーダウン命令に応答して発振器にパワーダウン
信号を与えないようにすることにより第１の値を
もつ制御レジスタ中の制御コードに応答するゲー
ト回路と、を具備する。
実施例の説明 パワーダウン命令を有する公知のプロセツサに
おいては、このようなパワーダウン命令を実行す
るためプロセツサにロードすると、パワーダウン
信号は、プロセツサをパワーダウンするように実
行に移される。普通は、パワーダウン信号は、シ
ステムクロツクを供給する責任をもつ発振器を不
能化するであろう。命令実行のシーケンスを制御
するクロツクが無ければ、プロセツサは、パワー
ダウン信号が実行に移された時に与えられる状態
と同一の状態に留るであろう。しかし、プロセツ
サの主（マスター）リセツト回路、多くの場合、
外部リソースよりの割込み信号を監視する責任を
負う周辺インタフエース回路のようなある一定の
部分は、それでもそれぞれの状態に応答するであ
ろう。このような特別の事象の発生により、パワ
ーダウン信号は、打ち消され、発振器は再度シス
テムクロツクを供給するよう能動化する。この新
しくなつたクロツクのシーケンス中の適切な点に
おいて、次の命令がプロセツサにロードされ実行
される。
第１図に示す好ましい方法においては、パワー
ダウン命令に対する命令実行制御シーケンスは、
パワーダウン命令が実行のためプロセツサにロー
ドされた後直ちにプロセツサは、プロセツサから
クロツクを分離するための不能化信号を実行に移
すように変形されている。“P1”ビツトと“P2”
ビツトの両方が特定の状態、即ち、“クリア”状
態に決定されていれば、パワーダウン信号はまた
実際に発振器をパワーダウンするように実行され
る。他方、若しも、Ｐビツトのいづれかが“セツ
ト”であれば、パワーダウン信号は打消されたま
まである。このように、パワーダウン命令は、ど
のステツプでも、Ｐビツトの１つを“セツト
（set）”に要求しておくことにより不能化するこ
とができる。
Ｐビツトを“セツトする”（setting）のための
種種のメカニズムは、当業者にとつて容易に思い
出されるであろうが、これ等の技術の多くは、少
数の基礎設計の簡単な変形に過ぎないであろう。
例えば、ユーザが、パワーダウン命令を永久的に
不能化することを希望しているのであれば、製造
者は、製造に先立ち、適当なマスクオプシヨンを
選択する等により、Ｐビツトが永久的にセツト状
態にあるマイクロプロセツサを製造することがで
きる。これに反し、もしも、ユーザが同一マイク
ロプロセツサを異る応用、すなわちその一方はパ
ワーダウン命令を要求し、その他方はパワーダウ
ン命令の不存在を必要とするような異る応用に任
意に使用することを希望するならば、Ｐビツトを
“セツト（setting）”するためのユーザがアクセ
ス可能なメカニズムを設ける。例えば、永久的の
メカニズムは、Ｐビツトを、外部から動作可能な
可溶リンクとして、あるいは、プログラマブル固
定メモリ・セル（read−only memory cell）と
して実行することにより実現され、他方、半永久
的メカニズムは、EPROM又はEEPROMのよう
な幾つかの種類の修正可能な固定メモリを使用す
ることによつて与えられよう。しかし、ユーザの
適用が、パワーダウン命令を所望し、他方、プロ
セツサが１つのモードで動作しれいるが受け入れ
難いほど危険なものであり、他方プロセツサが他
のモードで動作しているときは、上記の技術は全
く不適当である。これ等の適用のある場合におい
て、同時係属の米国特許4573117号に示されてい
るプログラム選択形式で十分である。しかし極め
て高度の安全性が要求される場合には、本発明方
法がより満足すべきものであろう。
第２図には、プログラム制御下において選択的
に不能化されるパワーダウン命令をもつデータプ
ロセツサ１０の関連部分を示す。図示の形式にお
いては、発振器１２は周期的システムクロツク
（第４図のφ1およびφ2）をプロセツサ１０の複数
個の動作要素の各々に供給する。一般的にはクロ
ツクと同期して動作する状態装置１４は、通常の
やり方で、命令レジスタのスレーブ部分１６にロ
ードされた各命令の命令コード（opcorde）に応
答する。一般的には、状態装置１４は、制御論理
回路１８を用いてプロセツサ１０の動作と整合と
順序を与え、個々の命令に対して適切なタイミン
グと制御信号の総べてを適正な時間に与えるよう
にする。各命令実行シーケンスの終り毎に、状態
装置１４／制御論理回路１８はロード命令（LI）
信号を供給し、プログラムカウンタ２０からメモ
リ２２へ、アドレスバス２４を経て、命令の流れ
中の次の命令のアドレスを与える。１個のクロツ
クφ2の遅延の後、状態装置１４／制御論理回路
１８は、命令レジスタ制御信号LI′を供給し、命
令レジスタのマスタ部分２６に、丁度ここでメモ
リ２２によつてデータバス２８に供給された次の
命令をロードする。次のクロツクφ1において状
態装置１４／制御論理回路１８は、命令デコーダ
制御信号LI″を供給し、命令デコーダ３０が新し
い命令をデコードすることを可能とする。実質的
に同時に、状態装置１４／制御論理回路１８は制
御信号LI′を無効とし、スレーブ部分１６に次の
命令をロードすることを可能とする。デコーダ３
０よりの出力を使用して、新しい命令に適する初
期状態を選択すると、状態装置１４は新しい命令
の実行を開始する。
いま、命令デコーダ３０の図示の部分が、マス
ター部分２６にいま丁度ロードされた命令がパワ
ーダウン命令であることを、状態装置１４にパワ
ーダウン（PD）信号を送ることにより通報する
ものと仮定する。同時に、LI″信号は、ラツチ３
２がパワーダウン信号の状態をラツチすることを
可能とする。PD（パワーダウン）信号が実行され
るであろうから、ラツチ３２は不能信号
（DISABLE）を実行するであろう。公知のプロ
セツサ１０においては、不能信号は発振器１２に
直接に結合され、これによりクロツクを終らせる
であろう。リセツトあるいは割込み信号のいづれ
かを受信することによつてのみ、ラツチ３２はリ
セツトされるであろう。ラツチ３２が一旦リセツ
トされ不能信号がなくなると、発振器１２は再び
クロツクを供給する。
しかし、好ましい具体例においては、ラツチ３
２と発振器１２との間にアンドゲート３４が挿入
され、もし、システム制御レジスタ３６のパワー
ダウンピツト“Ｐ”の状態が“セツト（set）”で
あれば、不能信号が発振器１２に到達することを
防止する。このような、パワーダウン命令は、ユ
ーザがシステム制御レジスタ３６の“Ｐ”ピツト
位置に２進法の１１をロードすることにより、簡
単に、選択的に不能化することができるであろ
う。図示の形式においては、使用可能な、アキユ
ムレータのようなデータレジスタ３８に、公知の
命令を使用して、適当なバイナリビツトパターン
をロードすることにより達せられる。この後直ち
に、オペランド源としてデータレジスタ３８を、
また、オペランドの転送先としてシステム制御レ
ジスタ３６のアドレスを特定する公知のストア
（貯蔵）命令を実行しなければならない。このス
トア（貯蔵）命令を受信すると状態装置１４／制
御論理回路１８は、ストア（貯蔵）命令の転送先
アドレスが、プログラムメモリ２２によつてデー
タバス２８に供給されるとき、プログラムカウン
タ２０を能動化し、ストア（貯蔵）命令の転送先
アドレスを捉え、それから、このアドレスをアド
レスバス２４に与える。それから、状態装置１
４／制御論理回路１８は、データレジスタ３８へ
能動化信号を与え、希望のビツトパターンをデー
ダバス２８に与える。アドレスバス２４上のアド
レスおよび、データバス上のオペランドビツトパ
ターン貯蔵すべきことを示すために、状態装置１
４／制御論理回路１８によつて与えられた読出
し／書込み（Ｒ／Ｗ）信号に応答して、アドレス
デコーダ４０は、書込み（Ｗ）信号を与えて希望
のビツトパターンを貯蔵するためにシステム制御
レジスタを能動化する。これ等２つの命令が正し
くないプログラムで直列に実行される可能性は極
めて小さいので、このメカニズムは、多くの適用
に対する偶発的のパワーダウンに対し重要の保護
を与える。
しかし、Ｐビツトをシステム制御レジスタ３６
に設定するための、第３図に示した好ましい回路
形式を使用することにより、プロセツサ１０の偶
発的パワーダウンに対してさらに十分な保護を与
える。図示形式においては、ラツチ４２はリセツ
ト信号を受信する毎に、リセツトされ、その状態
をクリヤし、かくしてアドレスデコーダ４０から
供給される書込み（Ｗ）信号に応答して、アンド
ゲート４４を能動化してデータバス２８の夫々の
ライン（DB）上の“Ｐ”ビツト値をハーフラツ
チ４６にクロツクする。書込み（Ｗ）信号が終る
と、ラツチ４２はセツト状態にセツトされ、ここ
でゲート４４を不能化し、またゲート４８を能動
化し、続く次の書込み（Ｗ）信号に応答して、デ
ータバス（DB）上の“P2”ビツトをハーフラツ
チ５０にクロツクする。もし、P1あるいはP2が
２進値１であればノアゲート５２が不能化され、
ゲート３４へのＰ信号を実行する。伝送ゲート５
４は、アドレスデコーダ４０によつて供給される
読取り（Ｒ）信号に応答して、P2ビツトの読出
しを許容する。両方のラツチ４６および５０はセ
ツト状態にセツトされ、ラツチ４２はリセツト信
号に応答してクリヤ状態にリセツトされるのが好
ましい。
この好ましいインタロツクメカニズムは、ハー
フラツチ４６に、一回しかもシステムのリセツト
とリセツトとの間にただ一回だけ書込みすること
が許容され、また、ハーフラツチ５０はハーフラ
ツチ４６で書込みを終つた後だけ書込みが許容さ
れるのである。個々の適用の要求により、偶発的
のパワーダウンに対し、最大の安全のためには、
リセツト解除後できるだけ早く、ハーフラツチ４
６に２進法の１を書込むことによりP1をセツト
状態に固定することができる。これに反し、ユー
ザは、ハーフラツチ４６に２進法の０を書込むこ
とによりP1をクリヤし、その後、ハーフラツチ
５０に２進法の１を書込むことによりP2をセツ
トすることが要求されるときはパワーダウン命令
を選択的に不能化するように決定することができ
る。
同時係属の米国特許4573117号に示された方法
および回路に対する本発明の方法と回路の一つの
改良は、デツドマンタイマ（図示せず）のよう
な、データプロセツサ１０の他の構成要素がクロ
ツクの供給を継続されても、状態装置１４／制御
論理回路１８がパワーダウン命令に応答して実際
にパワーダウンするように発振器１２と状態装置
１４／制御論理回路１８との間にノアゲート５６
を設けたことである。
本発明は、一つの好ましい具体例に関して説明
されたが、当業者には、本発明は多くの変形がで
きるであろうことおよび特別にこゝに示されかつ
上記に説明したものの他の多くの具体例が想定さ
れる。従つて、添付の特許請求の範囲によつて、
本発明の真実の精神と見解に入る変形を総べてカ
バーしようと意図するものである。
発明の効果 本発明は、上記のような構成されているのでパ
ワーダウン信号の受信に応答するときを除いて周
期的クロツク信号を供給する発振器手段と、予定
の状態に応答してリセツト信号を供給するリセツ
ト手段と、命令の流れを含む複数個の命令の各々
を受信し、上記の命令の流れの中の予定されたパ
ワーダウン命令の受信に応答して貯蔵可能信号を
供し、上記の発振に、上記のリセツト手段が次に
上記のリセツト信号を供給するまで、上記パワー
ダウン信号を供給し、なお、上記のクロツク信号
の再開によつてのみ上記命令の流れの中の次の命
令に進む、上記クロツク信号に同期して動作する
命令実行制御手段と、を具備するデータプロセツ
サにおいて、ユーザの要求により、またユーザの
操作により、パワーダウン命令の実行の制御を
種々に選択し得るようにし、パワーダウン命令の
実行制御の融通性を大きくし、上記データプロセ
ツサを多くの適用に適するようにすることができ
る効果がある。
【図面の簡単な説明】
第１図は、本発明によりパワーダウン命令を選
択的に不能化する好ましい方法を示すフローダイ
ヤグラム、第２図は、第１図に示す方法を
CMOSマイクロプロセツサ中に設定するための
好ましい回路図、第３図は、第２図におけるシス
テム制御レジスタにＰビツトを設定するための好
ましい回路図、第４図は、第２図および第３図の
回路の動作の理解に有用なタイミングダイヤグラ
ムである。 １２……発振器、１４……状態装置、１６……
命令レジスタのスレーブ部分、１８……制御論理
回路、２０……プログラムカウンタ、２２……メ
モリ、２４……アドレスバス、２６……命令レジ
スタのマスタ部分、２８……データバス、３０…
…命令デコーダ、３２……ラツチ、３４……アン
ドゲート、３６……システム制御レジスタ、３８
……データレジスタ、４０……アドレスデコー
ダ、４２……ラツチ、４４，４８……アンドゲー
ト、４６，５０……ハーフラツチ、５２……ノア
ゲート、５４……伝送ゲート。

Claims (1)

  1. 【特許請求の範囲】 １ パワーダウン信号の受信に応答する場合を除
    いて周期的クロツク信号を供給する発振器手段
    と、 所定の条件に応答してリセツト信号を供給する
    リセツト手段と、 前記クロツク信号に同期して動作し、連続した
    命令を含む複数個の異なる命令の各々を受信し、
    前記連続した命令の中の所定のストア命令の受信
    に応答してストアイネーブル信号を供給し、さら
    に、前記連続した命令の中の所定のパワーダウン
    命令の受信に応答し、前記リセツト手段が次に前
    記リセツト信号を供給するまで前記パワーダウン
    信号を前記発振器に供給し、前記クロツク信号が
    再開されて初めて前記連続した命令の中の次の命
    令を実行する命令実行制御手段とを具備するデー
    タプロセツサにおいて、 第１ストア信号に応答し、第１及び第２の値の
    中から選択された１つの値を有する第１の所定の
    制御コードを記憶する第１制御レジスタ手段と、 第２ストア信号に応答し、前記第１及び第２の
    値の中から選択された１つの値を有する第２の所
    定の制御モードを記憶する第２制御レジスタ手段
    と、 前記リセツト信号に応答して第１の状態を示
    し、前記ストアイネーブル信号の終了に応答して
    第２の状態を示すラツチ手段と、 前記ラツチ手段が前記第１の状態にある間、前
    記ストアイネーブル信号を供給する前記命令実行
    制御手段に応答して前記第１制御レジスタ手段に
    前記第１ストア信号を供給し、前記ラツチ手段が
    前記第２の状態にある間、前記ストアイネーブル
    信号を供給する前記命令実行制御手段に応答して
    前記第２制御レジスタに前記第２ストア信号を供
    給するインタロツク論理手段と、 前記第１及び第２制御レジスタ手段において、
    それぞれが前記第１の値を有する前記第１及び第
    ２制御コードのどちらにも応答し、前記命令実行
    制御手段が前記パワーダウン命令に応答して前記
    発振器に前記パワーダウン信号を供給するのを妨
    げるゲート手段と、 を具えることを特徴とするデータプロセツサにお
    いてパワーダウン命令を選択的に不能化する装
    置。 ２ 前記命令実行制御手段は、前記パワーダウン
    命令を受信する前記命令実行制御手段に応答して
    デイスエーブル信号を実行し、かつ前記リセツト
    信号に応答して前記デイスエーブル信号を無効と
    するラツチ手段を含み、前記ゲート手段は、前記
    制御レジスタ中の前記所定の制御コードが前記第
    １の値を持つているときのみ、前記デイスエーブ
    ル信号の実行に応答して前記発振器に前記パワー
    ダウン信号を供給することを特徴とする特許請求
    の範囲第１項記載のデータプロセツサにおいてパ
    ワーダウン命令を選択的に不能化する装置。 ３ 前記ゲート手段はさらに、前記デイスエーブ
    ル信号に応答して前記命令実行制御手段からの前
    記クロツク信号を切り離すことを特徴とする特許
    請求の範囲第２項記載のデータプロセツサにおい
    てパワーダウン命令を選択的に不能化する装置。 ４ 前記制御レジスタ手段は前記リセツト信号に
    応答し、前記制御コードとして前記第１の値を記
    憶することを特徴とする特許請求の範囲第１項記
    載のデータプロセツサにおいてパワーダウン命令
    を選択的に不能化する装置。 ５ パワーダウン信号の受信に応答する場合を除
    いて周期的クロツク信号を供給する発振器手段
    と、 所定の条件に応答してリセツト信号を供給する
    リセツト手段と、 前記クロツク信号に同期して動作し、連続した
    命令を含む複数個の異なる命令の各々を受信し、
    前記連続した命令の中の所定のストア命令の受信
    に応答してストアイネーブル信号を供給し、さら
    に、前記連続した命令の中の所定のパワーダウン
    命令の受信に応答し、前記リセツト手段が次に前
    記リセツト信号を供給するまで前記パワーダウン
    信号を前記発振器に供給し、前記クロツク信号が
    再開されて初めて前記連続した命令の中の次の命
    令を実行する命令実行制御手段とを具備するデー
    タプロセツサにおいて、 第１ストア信号に応答し、第１及び第２の値の
    中から選択された１つの値を有する第１の所定の
    制御コードを記憶し、 第２ストア信号に応答し、前記第１及び第２の
    値の中から選択された１つの値を有する第２の所
    定の制御コードを記憶し、 前記リセツト信号に応答した第１の状態と前記
    ストアイネーブル信号の終了に応答した第２の状
    態とにおいて、インタロツク制御信号を供給し、 前記インタロツク制御信号が前記第１の状態に
    ある間、前記ストアイネーブル信号を供給する前
    記命令実行制御手段に応答して前記第１ストア信
    号を供給し、 前記インタクロツク制御信号が前記第２の状態
    にある間、前記ストアイネーブル信号を供給する
    前記命令実行制御手段に応答して前記第２ストア
    信号を供給し、 前記第１の値を有する前記第１及び第２制御コ
    ードのどちらにも応答し、前記命令実行制御手段
    が前記パワーダウン命令に応答して前記発振器に
    前記パワーダウン信号を供給するのを妨げる、 ことを特徴とするデータプロセツサにおいてパワ
    ーダウン命令を選択的に不能化する方法。
JP59234013A 1983-11-07 1984-11-06 データプロセツサにおいてパワーダウン命令を選択的に不能化する方法および装置 Granted JPS60116020A (ja)

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