JPH04177347A - 縮小投影露光機用レチクル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の製造に用いられる縮小投影露
光機用レチクルに関する。

〔従来の技術〕

半導体集積回路（以下ＩＣ）のパターン形成は、紫外線
や電子線を用いたリングラフ技術が用いられ、近年の高
集積度ＩＣは、縮小投影露光機を用いて微細パターンの
転写が行なわれている。

従来用いられた縮小投影露光機用レチクル（以下単にレ
チクルという）は、第８図に示される形状であった。

即ち、低膨張のガラス板１上に厚さ約１μｍ程度のクロ
ム膜で、ＩＣ素子を含む全体のパターン１１を形成して
いた。なおパターン１１のうち例えばＡ、Ｂは周辺回路
ブロック、Ｃはメモリーセルブロック、Ｄは切りしろで
ある。そしてこのレチクルを用い、１回の露光でウェハ
ーへのパターン転写を行ない、１層目の素子パターンが
形成されていた。

〔発明が解決しようとする課題〕

上述した従来のレチクルは、１枚のレチクル上にＩＣの
各層の素子パターンが１回の転写で作製されるように作
られていた。その為半導体メモリやＣＣＤ等の回路を変
更する場合は、例えばＩＣを構成する多数の素子パター
ンに対応する全てのレチクルを変更する必要があり、そ
のため市場の要求から製品出荷までの長い期間を必要と
するという欠点がある。

また、近年の大容量ＭＯＳメモリは、微細パタ−ンによ
る高集積技術改善にもかかわらず、グイサイズは拡大し
、従来用いられた縮小率では、１枚のレチクル上に描画
できなくなっており、現在保有する縮小露光機が使用で
きなくなるという欠点もある。

上述した従来のレチクルに対し本発明は、ＩＣ全体のパ
ターンを作製する際、素子パターンを複数のブロックに
分割し、これを同一レチクル上に配置するという相違点
を有する。

〔課題を解決するための手段〕

本発明の縮小投影露光機用レチクルは、素子パターンを
複数個のブロックに分割し同一レチクル上に配置したも
のである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例の上面図である。

ガラス板１上にはクロム族でパターン２及びパターン３
が分割して形成されている。これらのパターンは、例え
ばＭＯ３ＲＡＭでは、パターン３がクロック、Ｉ１０バ
ッファ、基板電位発生回路等から成る周辺回路ブロック
Ａ、Ｂと組立のダイシングの切しろＤｌから成っており
、パターン２はメモリーセルブロックＣとチップ組立時
のダイシング切しろＤ２．Ｄ、から成っている。

このように構成されたレチクルを用いてウェハにパター
ン転写を行なう場合を第２図および第３図を用いて説明
する。

跋ず第２図に示すように、縮小投影露光機の開口部を調
整して第１図に示されたパターン２だけを転写し、セル
ブロックのパターン５を形成する。続いて、同様の方法
で、第３図に示すように、第１図のパターン３を用い、
周辺回路ブロックのパターン６を形成する。ＩＣチップ
当りの素子パターンは第４図に示す様に、セルブロック
７、周辺回路ブロック８及び９とダイシング切しろ１０
が計３回の転写で接続されて形成される。

ＲＡＭの記憶ビット数を４倍にする場合は、第５図に示
す様に、セルブロックを４回転写しＣ１〜Ｃ４を形成し
、これに周辺回路Ａ、Ｂを接続すれば良い。

第６図は本発明の第２の実施例の上面図であり、特にＣ
ＯＤ形成用の場合を示している。

このＣＯＤ形成パターンは、主に電源、出力バッファ等
の回路ブロックＡ、Ｂからなるパターン１３と、光電変
換セルやシフトレジスタ等のセルブロックＣから成るパ
ターン１２が描がれている。また各パターンにはダイシ
ング時の切りしろＤ　Ｉ　＋　Ｄ２　＋　ｐ、も併せて
描かれている。

ＣＯＤはＶＴＲカメラにも多用されており、高解像・高
分解能を求めるものがら、携帯型小型ＶＴＲまで、光電
変換セル数の需要は多岐にわたるが、第１の実施例と同
様の方法で第６図に示される光電変換セルＣを含むパタ
ーン１２を所望のセル数になる様に複数の転写を行ない
、パターン１３の電源や出力バッファの回路ブロックＡ
を接続し、素子パターンを形成する。第７図にこの第２
の実施例のレチクルを用いてウェハ上へ転写したパター
ンを示す、４回のセルブロックの転写でＣ】〜Ｃ４を形
成し、これに周辺回路Ａ、Ｂを接続したものである。

〔発明の効果〕

以上説明したように本発明は、ＩＣ１チップ当りの１つ
の素子パターンを複数のブロックに分割し同一レチクル
上に配置することにより、所望のパターンのみをウェハ
に転写できる。これによりレチクルを変更することなく
１チップ当りの記憶容量を変更でき、設計コストの低減
及び受注から出荷ｔでの期間短縮を図ることができる。

また、従来の縮小率で形成できなかった大型ＩＣも、こ
れまで使用された装置で製造できるという効果もある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の上面図、第２図〜第５
図は第１の実施例による使用方法を説明するためのウェ
ハの上面図、第６図は本発明の第２の実施例の上面図、
第７図は第２の実施例による使用方法を説明するための
ウェハの上面図、第８図は従来のレチクルの上面図であ
る。 １・・・ガラス板、２，３・・・パターン、４・・・ウ
ェハ、５・・・セルブロックのパターン、６・・・周辺
回路ブロックのパターン、７・・・セルプロ・ンク、８
，９・・・周辺回路ブロック、１０・・・ダイシング切
りしろ、１１，１２．１３・・・パターン。

Claims (1)

【特許請求の範囲】
1. 　素子パターンを複数のブロックに分割して配置したこ
   とを特徴とする縮小投影露光機用レチクル。