JPH04177517A - 入出力ポート - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入出力ボートに関し、特に１ビット単位で入力
又は出力が指定可能な入出力ボートに関する。

〔従来の技術〕

従来の入出力ポートについて第２図を用いて説明する。

第２図は従来の入出力ボートであり、通常複数ビットで
構成される。点線部で囲む部分が１ビット分に相当し、
入力および出力のモードを切り換えるＩ１０モードレジ
スタ１０、端子１３に出力する値をラッチする出力レジ
スタ１１と出力レジスタ１１の値を端子１３より出力す
る出力バッファ１２とＩ１０モードレジスタ１０によっ
て出力レジスタ１１又は端子１３の値を選択するトラン
スファゲート１６．１７とバッファ１４およびインバー
タ１５とバス１８より構成される。

次に従来の入出力ポートの動作を説明する。工／○モー
ドレジスタ１０を１に設定し出力モードにすることによ
りトランスファゲート１６はＯＦＦし、トランスファゲ
ート１７がＯｎする。これにより出力モード時にデータ
のリード動作を行うと出力レジスタ１１の内容がバッフ
ァ１４を介してバス１８に読み出される。また出力レジ
スタ１１に書込まれたデータは出力バッファ１２を介し
て端子１３より出力される。またＩ１０モードレジスタ
１０にＯを設定し入力モードにするとインバータ１５を
介してトランスフアゲ−）１６がＯｎする。尚、出力バ
ッファ１２はハイインピーダンス状態となり端子１３も
ハイインピーダンス状態となる。この時、端子１３より
データを入力し、ポートのリード動作を行うとバッファ
１４を介して入力データがバス１８に読み出される。ま
た入力モード時にはトランスフアゲ−）１７はＯＦＦし
ているため、出力レジスタ１１の値はバッファ１４を介
して読み出すことはできない。従って端子１３は出力モ
ード時に出力レジスタ１１に設定されたデータ１，０の
出力および入力モード時において外部からの入力データ
が設定されない時のノ・イインピーダンスの３状態が存
在する。

〔発明が解決しようとする課題〕

上述した従来の入出力ポートにおいて、０，１出力及び
ハイインピーダンスの３状態を利用して第３図に示すよ
うに端子外部に数十にΩ以上の抵抗を付加することによ
り、１本の端子で３値（０，１中間レベル）の信号を伝
達することが可能となる。

この方式では情報量に対する使用端子数が少なくて済む
ため、本信号伝達方式が応用される例がある。この様な
応用において、複数ビット構成のボート出力レジスタに
おいて所定ヒツトのデータについてビットセット命令を
行おうとした時に出力レジスタの値を壊してしまう場合
がある。

例えば４ビツト構成の入出力ポートについて出力レジス
タに設定されたデータのピットセット命令を行った場合
、４ビツト全てが出力モードの時はその命令実行により
出力レジスタの値を４ビット分読み出し、中央処理装置
（以下ＣＰＵと略す）においてセットしたいビットのみ
に１を設定した４ビットのデータとの論理和演算を行い
、演算後の４ビットのデータを再び出力レジスタに書込
む。ところが４ビットの入圧力ポートのうち入力モード
に設定したポートでは、命令実行によりＣＰＵに読み出
されるデータは出力レジスタの値ではなく、端子の値で
ありこのデータに対して演算が行われ、出力レジスタに
書込まれる。すなわち、入力モードに設定されたポート
では出力レジスタに設定されたデータがピットセット命
令によって書き換わってしまう。この為、この様な入出
力ポートにおける３値出力の応用において、入力モード
すなわち中間レベル出力状態の複数の端子に対して出力
レジスタのビットセットあるいはビットリセットを次々
に行うことが出来ず入出力ポートのピットセット、ビッ
トリセット命令の使い方に制限が加わりプログラムが作
成しにくいという欠点がある。

〔課題を解決するための手段〕

本発明の入出力ポートは出力すべきデータを記憶する出
力レジスタと入力又は出力モードを指定する工１０モー
ドレジスタと工１０モードレジスタの制御により出力レ
ジスタの内容を端子に出力するか又は高インピーダンス
状態となるトライステート出力バッファと、本発明によ
る特別なモードレジスタと工１０モードレジスタとモー
ドレジスタの出力を入力とする論理和ゲートと、論理和
ゲートの圧力により出力レジスタの内容又は端子上のデ
ータを選択し、出力する選択回路と、この選択回路の出
力をバスに出力するバスバッファとを有している。

かくして、新たに設けたモードレジスタの設定値が１の
時には入力モード時でも出力レジスタの値が読み出せる
ようにし、複数ビットの出力レジスタに対してピットセ
ットあるいはビットリセット命令を行う際に出力レジス
タの内容を壊さずに行う事が出来る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。第１図は本発明の入出力ポートのブロック構成図であ
り、例として４ビツト構成の入出力ポートを示す。図中
点線で囲む部分が１ビット分の入出力ポートに相当し、
Ｉ１０モードレジスタ１０、出力レジスタ１１．出力バ
ッフ７１２．ｉ子１３．バッファ１４．インバータ１５
．トランスフアゲート１６，１７．バス１８の従来の入
出力ボートと同様の機能を有するブロック構成の他にモ
ードレジスタ１９およびモードレジスタ１９の値とＩ１
０モードレジスタ１０の値を入力とするＯＲゲート２０
より構成される。

次に本発明の動作を図面を参照して説明する。

モードレジスタ１９の設定値が０の時はＯＲゲート２０
によりＩ１０モードレジスタ１０の設定値によってトラ
ンスフアゲ−）１６．１７のＯｎ。

ＯＦＦが決まるので本発明の入出力ボートは従来の技術
で説明した動作と同様の動作となる。次にモードレジス
タ１９に１を設定するとＯＲゲート２０の出力はＩ１０
モードレジスタの設定値に関らず常に１となるためトラ
ンスファゲート１７がＯｎする。従ってこの時工１０モ
ードレジスタ１０の設定値が０で入力モードである時も
トランスファゲート１７がＯｎＬでいる為、出力レジス
タ１１のリード動作を行うことが出来、ビットセット、
ビットリセット命令によりバス１８には出力レジスタ１
１の値を読み出し、ＣＰＵの演算回路にて所定のビット
のセット、リセットを実行し、その結果を出力レジスタ
１１に書き込むので、入力モードのボートに対する出力
レジスタを次々とピットセットあるいはビットリセット
しても指定ビット以外の出力レジスタの内容を壊すこと
はない。

以上ではボートが４ビツトの場合を例としたが、それ以
上のビット数のボートにも適用出来るのは明白である。

また、モードレジスタ１９をボートの個々のビット毎に
備えたり２〜４ビツト毎に備えることも可能であり、ボ
ートの所定ビット数のみ３値データ伝達ができるように
設定することも可能である。

〔発明の効果〕

以上説明したように本発明の入出力ボートでは、モード
レジスタの設定値によって入力モード時でも出力レジス
タの値を読み出すことが出来る為、複数ビットの出力レ
ジスタに対してピットセットあるいはビットリセットす
る命令を指定ビット以外の出力レジスタの内容を壊さず
に実行出来るので入出力ボートにおけるビット操作命令
を使用制限なしに自由に使用出来、プログラムが作成し
やすいという効果がある。

【図面の簡単な説明】

第１図は本発明の入出力ボートのブロック構成図、第２
図は従来の入出力ボートの構成図。第３図は従来の入出
力ボートの応用例で３値の伝達を可能とするためボート
端子に抵抗を付加した構成図である。 １０・・・・・・Ｉ１０モードレジスタ、１１・・・・
・・出力レジスタ、１２・・・・・・出力バッファ、１
３・・・・・・端子、１４・・・・・・バッファ、１５
・・・・・・インバータ、１６゜１７・・・・・・トラ
ンスファゲート、１８・・・・・・バス、１９・・・・
・・モードレジスタ、２０・・・・・・ＯＲゲート。 代理人　弁理士　　内　原　　晋 ’　　　　　ＶＤＤ 第３図

Claims (1)

【特許請求の範囲】
1. 出力すべきデータを記憶する出力レジスタと、入力又は
   出力モードを指定する第１の記憶手段と、該第１の記憶
   手段の制御により前記出力レジスタの内容を端子に出力
   するか、又は高インピーダンス状態となるトライステー
   ト出力バッファと、第２の記憶手段と、前記第１及び第
   ２の記憶手段の出力を入力とする論理和手段と、該論理
   和手段の出力により、前記出力レジスタの内容又は前記
   端子上のデータを選択し出力する選択手段と、該選択手
   段の出力をバスに出力するバッファとを備えたことを特
   徴とする入出力ポート。