JPS61992A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS61992A JPS61992A JP59122371A JP12237184A JPS61992A JP S61992 A JPS61992 A JP S61992A JP 59122371 A JP59122371 A JP 59122371A JP 12237184 A JP12237184 A JP 12237184A JP S61992 A JPS61992 A JP S61992A
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- JP
- Japan
- Prior art keywords
- bit
- data
- memory
- bits
- configuration
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＬＳＩメモリの回路構成に関するものである。
従来例の構成とその問題点
近年ＬＳＩメ牟すでは高速・大容量化が図られると共に
、メモリのビット構成の多様化がなされつつある。１，
４．８ビツト構成のメモリが、それぞれグイナミソク及
びスタティックＲＡＭにおいて開発されているが、その
構成は固定されたものであ４て自由にビット構成を変更
できなかった。
、メモリのビット構成の多様化がなされつつある。１，
４．８ビツト構成のメモリが、それぞれグイナミソク及
びスタティックＲＡＭにおいて開発されているが、その
構成は固定されたものであ４て自由にビット構成を変更
できなかった。
以下に従来のＬＳＩメモリ（６４にピッ） ＲＡＭ ）
の回路構成について第１図と共に説明する。第１図にお
いて、１はメモリセルアレイであり８にフード×８ピン
ト構成になっている。２は８にフードのアドレッシング
を行なうだめのアドレスバスでｌ、〜〜Ａ１２の１３本
のナトレス線で構成される。３は８ビツト幅のデータバ
ス（Ｄ０〜Ｄ７）であシ、データの入力バッフ７４と出
力バッファ６はそれぞれ制御線６及び７によって制御さ
れる。
の回路構成について第１図と共に説明する。第１図にお
いて、１はメモリセルアレイであり８にフード×８ピン
ト構成になっている。２は８にフードのアドレッシング
を行なうだめのアドレスバスでｌ、〜〜Ａ１２の１３本
のナトレス線で構成される。３は８ビツト幅のデータバ
ス（Ｄ０〜Ｄ７）であシ、データの入力バッフ７４と出
力バッファ６はそれぞれ制御線６及び７によって制御さ
れる。
制御線６及び７の信号は、チップセレクト信号８（ＣＳ
）及びライトネーブル信号９（Ｗ’Ｅ）から作られ、Ｗ
Ｅ倍信号よってデータのライトモードとり一ドモードの
切換えが行なわれる。従って、データは常に８ビツト単
位でリード・ライトされる事になる。
）及びライトネーブル信号９（Ｗ’Ｅ）から作られ、Ｗ
Ｅ倍信号よってデータのライトモードとり一ドモードの
切換えが行なわれる。従って、データは常に８ビツト単
位でリード・ライトされる事になる。
この様に上記の例では、ＲＡＭのビット構成が８ビツト
に固定されているため、他のビット構成例えば４ビツト
構成のデータをリード・ライトしようとすればアドレス
空間は８にフードに固定されているので８にフード×４
ビット＝３２にビットの記憶容量（６４にビットの半分
）しか活用できず、非常に利用効率が悪いという問題点
を有しており、システムのデータバスのビット幅に見合
ったビット構成のＲＡＭをそれぞれ使わなければならな
かった。
に固定されているため、他のビット構成例えば４ビツト
構成のデータをリード・ライトしようとすればアドレス
空間は８にフードに固定されているので８にフード×４
ビット＝３２にビットの記憶容量（６４にビットの半分
）しか活用できず、非常に利用効率が悪いという問題点
を有しており、システムのデータバスのビット幅に見合
ったビット構成のＲＡＭをそれぞれ使わなければならな
かった。
発明の目的
本発明はこの様な従来の問題に対し、ＬＳＩメモリのビ
ット構成を固定的なものから可変にし、扱うデータのビ
ット幅に対応してメモリのビット構成を選択することを
目的とする。
ット構成を固定的なものから可変にし、扱うデータのビ
ット幅に対応してメモリのビット構成を選択することを
目的とする。
発明の構成
本発明は、同一フード及びビット構成からなる複数個の
メモリセルアレイを選択的にリード・ライトする事で、
メモリのビット構成を可変にしたものである。
メモリセルアレイを選択的にリード・ライトする事で、
メモリのビット構成を可変にしたものである。
実施例の説明
第２図は本発明の一実施例におけるＬＳＩメモリの回路
構成を示し、従来例と共通の構成要素の番号は第１図と
同じである。１は８にフードＸ４ビツト構成のメモリセ
ルアレイであり、これが２組あるので全部で６４にビッ
トの記憶容量を有する。
構成を示し、従来例と共通の構成要素の番号は第１図と
同じである。１は８にフードＸ４ビツト構成のメモリセ
ルアレイであり、これが２組あるので全部で６４にビッ
トの記憶容量を有する。
２組のメモリセルアレイのアドレッシングを行なうため
に共通にアドレスバス２（Ａｏ−Ａ１２）を使う。１０
は下位４ビット幅のデータバス（ＤＯ−Ｄ３）であり、
入カバソファ１１及び出カバソファ１２に接続される。
に共通にアドレスバス２（Ａｏ−Ａ１２）を使う。１０
は下位４ビット幅のデータバス（ＤＯ−Ｄ３）であり、
入カバソファ１１及び出カバソファ１２に接続される。
同様に１３は上位４ビット幅のデータバス（Ｄ４〜Ｄ７
）であり、入力バッファ１４及び出カバソファ１６に接
続される。１６はデータバスの下位４ビツトと上位４ビ
ツトをそれぞれ接続する為のスイッチであシ、制御線２
１によシ制御される。
）であり、入力バッファ１４及び出カバソファ１６に接
続される。１６はデータバスの下位４ビツトと上位４ビ
ツトをそれぞれ接続する為のスイッチであシ、制御線２
１によシ制御される。
入力バッファ１１，１４はそれぞれ制御線１７゜１９に
よシ制御され、−力出力バソフ、 １２．１５はそれぞ
れ制御線１８．２０により制御される。
よシ制御され、−力出力バソフ、 １２．１５はそれぞ
れ制御線１８．２０により制御される。
上記１７〜２１の制御線は、チップセレクト信号８ （
Ｃ３Ｌ！＝ライＭネ−ブ／Ｌ＝信号９（ＷＥ）の組合
。
Ｃ３Ｌ！＝ライＭネ−ブ／Ｌ＝信号９（ＷＥ）の組合
。
せとアドレス拡張のためのアドレス信号２２（Ａ１３）
とデータのビット幅を′８ピットと４ビツトとで切換え
る為の選択信号２３ （４／ ８５ｅｌｅｃｔ ）の組
合せでもって制御される。
とデータのビット幅を′８ピットと４ビツトとで切換え
る為の選択信号２３ （４／ ８５ｅｌｅｃｔ ）の組
合せでもって制御される。
この６４にビットＲＡＭを８にフードＸ８ビツト構成で
使う場合には、選択信号２３とＣ８信号８をローレベル
ニスレバ、ハスＪｆｌスイッチ１６゜はＯＦＦ状態にな
るのでデータバスは８ビツト幅（Ｄ０〜Ｄ７）が確保さ
れる。入力バッファ１１．１４及び出力バノフ７１２，
１５はＷＥ信号９によってその切換えが行なわれる。例
えばＷＥｓがローレベルになると入力バッファ１１．１
４がイネーブルになるので、データバスの下位４ビツト
と上位４ビツトのデータは、共通のアドレスバスで指定
されたメモリセルアレイ内の同一番地に書き込まれる。
使う場合には、選択信号２３とＣ８信号８をローレベル
ニスレバ、ハスＪｆｌスイッチ１６゜はＯＦＦ状態にな
るのでデータバスは８ビツト幅（Ｄ０〜Ｄ７）が確保さ
れる。入力バッファ１１．１４及び出力バノフ７１２，
１５はＷＥ信号９によってその切換えが行なわれる。例
えばＷＥｓがローレベルになると入力バッファ１１．１
４がイネーブルになるので、データバスの下位４ビツト
と上位４ビツトのデータは、共通のアドレスバスで指定
されたメモリセルアレイ内の同一番地に書き込まれる。
（ライトモード）逆に、ＷＥ信号９をハイレベルにすれ
ばデータバスに８ビツト幅のデータをＲＡＭから読み出
せる（リードモード〕。
ばデータバスに８ビツト幅のデータをＲＡＭから読み出
せる（リードモード〕。
一方４ビット幅のデータを扱いたい場合、すなわち１６
にフードＸ４ビツト構成のＲＡＭとして使うときは、選
択信号２３をハイレベル、ｍ信号８をローレベルにし、
４ビツトデータバスとしては下位の方１０を使うことに
する。アドレス拡張用のアドレス信号２２（以下Ａ１３
と記す。）をローレベルにすればバス接続スイッチ１６
及び上位４ピツＦ 、（スの入カハソ７ア１４．出カバ
ソファ１６はＯＦＦ 状態になるため、４ビツトデータ
は入力バッフ７１１．出カバソフア１２を介して８にフ
ード分がリード・ライトされる。次にＡ１３をハイレベ
ルにすれば、下位４ビツトバスの入力バッ７ア１１．出
カバノア７１２はＯＦＦ 状態になシ、スイッチ１６が
ＯＮ状態になるため、４ビツトデータは入力バッフ７１
４．出カバソフア１５を介して８にフード分がもう一方
のメモリセルアレイにリード脅ライトされる。
にフードＸ４ビツト構成のＲＡＭとして使うときは、選
択信号２３をハイレベル、ｍ信号８をローレベルにし、
４ビツトデータバスとしては下位の方１０を使うことに
する。アドレス拡張用のアドレス信号２２（以下Ａ１３
と記す。）をローレベルにすればバス接続スイッチ１６
及び上位４ピツＦ 、（スの入カハソ７ア１４．出カバ
ソファ１６はＯＦＦ 状態になるため、４ビツトデータ
は入力バッフ７１１．出カバソフア１２を介して８にフ
ード分がリード・ライトされる。次にＡ１３をハイレベ
ルにすれば、下位４ビツトバスの入力バッ７ア１１．出
カバノア７１２はＯＦＦ 状態になシ、スイッチ１６が
ＯＮ状態になるため、４ビツトデータは入力バッフ７１
４．出カバソフア１５を介して８にフード分がもう一方
のメモリセルアレイにリード脅ライトされる。
以上の本実施例によれば、記憶容量が６４にビットのＲ
ＡＭを８にフードＸ８ビツト構成たけでなく１６にフー
ドＸ４ビツト構成としても使うことができる。
ＡＭを８にフードＸ８ビツト構成たけでなく１６にフー
ドＸ４ビツト構成としても使うことができる。
発明の効果
以上の様に、本発明は同一のメモリ構成（フード数Ｘビ
ット数）をしたセルアレイを配置し、セルアレイと同じ
ビット幅のデータバスを入出力バッファを介してセルア
レイと接続し、その入出力バッフ７を選択的に活性化す
ると共にデータバスをお互に選択的に接続することで、
所望のビット幅のデータがアドレスバスによって指定さ
れた番地にリード・ライトできる。従って、本発明にか
かる半導体メモリを使えば、データのビット幅が変えら
れるので、８ビツトバスにも４ビツトハスにも接続可能
であシ、しかもメモリの記憶容量を、無駄なく使うこと
ができる。
ット数）をしたセルアレイを配置し、セルアレイと同じ
ビット幅のデータバスを入出力バッファを介してセルア
レイと接続し、その入出力バッフ７を選択的に活性化す
ると共にデータバスをお互に選択的に接続することで、
所望のビット幅のデータがアドレスバスによって指定さ
れた番地にリード・ライトできる。従って、本発明にか
かる半導体メモリを使えば、データのビット幅が変えら
れるので、８ビツトバスにも４ビツトハスにも接続可能
であシ、しかもメモリの記憶容量を、無駄なく使うこと
ができる。
この様に、本発明はデータのビット幅が選択可能で汎用
性に富み、しかもメモリの使用効率の高い半導体メモリ
を実現しうるものである。
性に富み、しかもメモリの使用効率の高い半導体メモリ
を実現しうるものである。
第１図は従来のＬＳＩメモリの回路構成図、第２図は本
発明の一実施例のＬＳＩメモリの回路構成図である。
発明の一実施例のＬＳＩメモリの回路構成図である。
Claims (1)
- 同一のフード数とビット幅を有する複数個のメモリセ
ルアレイと、前記メモリセルアレイと同じビット幅を有
する複数個のデータバスと、前記データバスの入出力バ
ッファを選択的に活性化する手段と、前記データバスを
相互に選択的に接続する手段とからなることを特徴とす
る半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59122371A JPS61992A (ja) | 1984-06-14 | 1984-06-14 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59122371A JPS61992A (ja) | 1984-06-14 | 1984-06-14 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61992A true JPS61992A (ja) | 1986-01-06 |
Family
ID=14834193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59122371A Pending JPS61992A (ja) | 1984-06-14 | 1984-06-14 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61992A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293787A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02185795A (ja) * | 1989-01-12 | 1990-07-20 | Matsushita Electric Ind Co Ltd | 記憶装置 |
| JPH04163793A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体記憶装置 |
| JPH04177697A (ja) * | 1990-11-13 | 1992-06-24 | Nec Corp | 半導体メモリ |
| US5280456A (en) * | 1991-09-20 | 1994-01-18 | Fujitsu Limited | Semiconductor memory device enabling change of output organization with high speed operation |
| EP0529866A3 (en) * | 1991-08-22 | 1994-12-07 | Ibm | Processor for a multiprocessor system |
| US5504710A (en) * | 1994-02-14 | 1996-04-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a bit control circuit |
| US7480776B2 (en) | 2003-09-26 | 2009-01-20 | Samsung Electronics Co., Ltd. | Circuits and methods for providing variable data I/O width for semiconductor memory devices |
-
1984
- 1984-06-14 JP JP59122371A patent/JPS61992A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293787A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02185795A (ja) * | 1989-01-12 | 1990-07-20 | Matsushita Electric Ind Co Ltd | 記憶装置 |
| JPH04163793A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体記憶装置 |
| JPH04177697A (ja) * | 1990-11-13 | 1992-06-24 | Nec Corp | 半導体メモリ |
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| US5280456A (en) * | 1991-09-20 | 1994-01-18 | Fujitsu Limited | Semiconductor memory device enabling change of output organization with high speed operation |
| US5504710A (en) * | 1994-02-14 | 1996-04-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a bit control circuit |
| US7480776B2 (en) | 2003-09-26 | 2009-01-20 | Samsung Electronics Co., Ltd. | Circuits and methods for providing variable data I/O width for semiconductor memory devices |
| DE102004024634B4 (de) * | 2003-09-26 | 2010-01-14 | Samsung Electronics Co., Ltd., Suwon | Integrierter Schaltungsbaustein und Speichersystem mit Datenpuffer sowie zugehöriges Steuerverfahren |
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