JPH0980122A - 半導体試験装置の不良解析メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、全メモリ容量に比較してフェイル
発生個数が著しく少ない点に着目して、不良解析メモリ
内の不良ビット数計数を高速で計数可能な不良ビット数
計数装置を実現する。 【解決手段】 全アドレス空間のフェイル情報を格納す
るメモリＡ７６に加えて、これと並行してＭＵＴの全ア
ドレス空間をアドレス区画単位毎に分割し、このアドレ
ス内のフェイル情報をＯＲ加算して格納するフェイル記
憶手段メモリＢ７７を設け、前記フェイル記憶手段を所
定のアドレス区画単位のアドレスを割り付けるアドレス
選択手段を設け、メモリＢ７７を順次読み出して、フェ
イルデータが有る場合に、このアドレス区画に対応する
メモリＡ７６のアドレス空間のフェイル数を計数するフ
ェイル計数手段。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリ試
験装置において、不良解析メモリ内の不良ビット数を短
時間でフェイル計数する装置に関する。

【０００２】

【従来の技術】半導体メモリの試験・評価において、被
試験メモリ（以下ＭＵＴ）内に不良箇所が何個あったか
という情報は重要である。例えばウエハ試験において
は、ウエハ上の各チップを各々試験し、不良ビット数に
よりその後の処理が決まる。即ち、不良数が多すぎれば
リペア処理により救済は不可能なのでそのＭＵＴは不良
と判断され、不良数がある範囲内であるならば予備ビッ
トにより救済できる可能性があるのでリペア処理工程を
実施する。

【０００３】ＭＵＴ試験では、全アドレス空間の書き込
み／読みだし試験を行い、結果を、ＭＵＴアドレスに対
応した不良解析用のメモリ位置に格納保存する。その後
フェイル計数を実施し、この不良解析メモリ内の不良ビ
ット数を計数し、これにより不良ビット数を得ている。
即ち、全アドレス領域のデータを読み出し、不良ビット
をカウンタで計数する必要がある。この為に、アドレス
領域が増えるごとに計数所要時間が比例して増えてく
る。

【０００４】図１０に従来の不良解析メモリ部の本発明
に関係する回路構成を示す。構成は、コントローラ７２
と、アドレスポインタ７４と、ＭＵＸ１、ＭＵＸ２と、
メモリＡ７６と、フェイルカウンタ７８とで成る。

【０００５】ＭＵＸ１は、パターン発生器９０からのア
ドレス信号か、アドレスポインタ７４からのアドレス信
号かを選択するセレクタである。ＭＵＴ試験時にはパタ
ーン発生器９０からのアドレス信号を選択し、解析時に
はアドレスポインタ７４からのアドレス信号を選択す
る。これらのアドレスは、一般にはＸ,Ｙの２次元、ま
たは、Ｘ,Ｙ,Ｚの３次元を持ち各々数ビットを有する
（例えば、Ｘ０〜Ｘ７,Ｙ０〜Ｙ７,Ｚ０〜Ｚ７）。ＭＵ
Ｘ２は、メモリＡ７６が被試験デバイスであるＭＵＴと
同じアドレス空間となるように、印加するアドレス割り
付けを選択するセレクタである。例えば、ＭＵＴが８ビ
ットのアドレスビット数を持つ場合（アドレスは０〜２
５５）、図２のメモリＡ７６のアドレス割り付けに示す
例のようにＸ０〜３、Ｙ０〜３を割り付ける。

【０００６】メモリＡ７６は、ＭＵＴと同等かそれ以上
の容量を持つメモリで試験結果のフェイル情報が格納さ
れる。アドレスポインタ７４は、メモリＡ７６へのアド
レスを供給するものであり、フェイルカウンタ７８でフ
ェイル計数する為のアドレスを発生させたり、ＣＰＵ８
０がメモリデータを書き込み／読み出しする時のための
もので、パターン発生器９０から発生されるアドレスと
同じビット数のアドレスを発生できる（例えば、Ｘ０〜
Ｘ７,Ｙ０〜Ｙ７,Ｚ０〜Ｚ７）。コントローラ７２は、
フェイル計数時のアドレス発生順序を制御する。フェイ
ルカウンタ７８は、メモリＡ７６から読み出されたデー
タが"１"であればカウントアップしてフェイル数を計数
する。

【０００７】図２は、ＭＵＴのアドレスビット数が８ビ
ットの場合のフェイル格納例を示している。この図で
は、Ｘアドレスが４ビット、Ｙアドレスが４ビットとな
っている。この場合のフェイル計数手順は図５に示すフ
ローチャートのように動作する。この時のＸ,Ｙアドレ
ス発生順序の例を図７のＸＹアドレス発生順序の図に示
す。まず、Ｘ,Ｙアドレスを共に"０"にする。次に、Ｘ
アドレスを＋１する。Ｘアドレスが最後の"Ｆ"になった
ら次にＹアドレスを＋１し、同時にＸアドレスを"０"に
戻す。これを、Ｘ,Ｙアドレスが共に最後の"Ｆ"になる
まで繰り返す。

【０００８】

【発明が解決しようとする課題】上記説明のように、メ
モリＡ７６内のフェイル数は、メモリＡ７６の全アドレ
ス領域の全データを読み出してフェイルカウンタ７８で
計数しなければならないので、アドレス領域の大きさに
比例してフェイル計数時間がかかってしまうという難点
があり、近年の大容量メモリにおいてはこのフェイル計
数に多くの時間がかかり、デバイス試験スループット低
下要因の問題となってきた。そこで、本発明が解決しよ
うとする課題は、全メモリ容量に比較してフェイル発生
個数が著しく少ない点に着目して、不良解析メモリ内の
不良ビット数計数を短時間で計数可能な不良ビット数計
数装置を実現することを目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明の構成では、ＭＵＴ試験時に、ＭＵＴの全ア
ドレスのフェイル情報を格納するメモリＡ７６と並行し
てＭＵＴの全アドレス空間をアドレス区画単位毎にフェ
イル情報を圧縮、即ち区画内のフェイルをＯＲ加算して
格納するフェイル記憶手段（メモリＢ７７）を設け、メ
モリＡ７６に与えるアドレス信号本数よりも少ないアド
レス信号を受けて、前記フェイル記憶手段（メモリＢ７
７）へのアドレス区画単位を決めるアドレス信号とし
て、任意に割り付け選択して供給するアドレス選択手段
（ＭＵＸ３）を設け、フェイル記憶手段であるメモリＢ
７７を順次読み出して、アドレス区画単位のフェイルデ
ータが有る場合に、このアドレス区画に対応したメモリ
Ａ７６のアドレス空間をスキャンしてフェイル個数を計
数するフェイル計数手段を設ける構成手段がある。これ
により、不良解析メモリＡ７６の不良ビット数計数を短
時間で計数可能な不良ビット数計数装置を実現する。

【００１０】また、ＭＵＴ試験時に、ＭＵＴの全アドレ
スのフェイル情報を格納するメモリＡ７６と並行してＭ
ＵＴの全アドレス空間をアドレス区画単位毎にフェイル
情報を圧縮、即ち区画内のフェイルをＯＲ加算して格納
するフェイル記憶手段メモリＢ７７を設け、メモリＡ７
６に与えるアドレス信号本数よりも少ないアドレス信号
を受けて、前記フェイル記憶手段（メモリＢ７７）への
アドレス区画単位を決めるアドレス信号として供給し、
フェイル記憶手段であるメモリＢ７７を順次読み出し
て、アドレス区画単位のフェイルデータが有る場合に、
このアドレス区画に対応したメモリＡ７６のアドレス空
間をスキャンしてフェイル個数を計数するフェイル計数
手段を設ける構成手段がある。

【００１１】また、フェイル計数手段としては、フェイ
ル計数時にフェイル記憶手段であるメモリＢ７７からの
圧縮フェイル情報を受けて、フェイルが無い場合は、こ
のアドレス区画単位内を跳び越し動作を行って、フェイ
ルの計数時間を短縮した計数制御手段をコントローラ７
２に追加したフェイル計数を実現する。

【００１２】

【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に詳細に説明する。

【００１３】

【実施例】本発明では、全アドレス空間を区画に分け、
区画単位にフェイルの有無を圧縮して格納するフェイル
格納メモリＢを追加して設ける。フェイル計数時には、
この区画単位の圧縮フェイル情報の有無をチェックし、
第１にフェイル無しの時は、次の区画単位のチェックに
アドレスを跳び越し、第２にフェイルがある時は、この
区画に対応するアドレス空間領域をスキャンしてアクセ
スしフェイル個数を計数実施する手段としている。即
ち、フェイル発生の無いアドレス区画単位の計数時間を
削減する手段としている。

【００１４】図１に本発明の不良解析メモリ部の構成を
示す。構成は、従来の構成に対して、ＭＵＸ３、メモリ
Ｂ７７、及びメモリＢ７７からコントローラ７２へのパ
ス（path）を追加した構成で成る。

【００１５】コントローラ７２には、従来のフェイル計
数手段に加えて、フェイル計数時にメモリＢ７７からの
フェイル情報を受けて、フェイルが無い場合は次の区画
単位のアドレスへ跳び越し動作を行う機能を追加してい
る。

【００１６】ＭＵＸ３は、ＭＵＸ１からのアドレス信号
を受けて、所望のブロックアドレスの大きさ、即ちアド
レス区画単位に分割するアドレス信号を選択してメモリ
Ｂ７７に供給するセレクタである。図４に示すアドレス
割り付けの例では８ビットのアドレス信号（Ｙ３〜Ｙ
０、Ｘ３〜Ｘ０）を受けて、４ビットのアドレス信号
（Ｙ３、Ｙ２、Ｘ３、Ｘ２）を選択した例である。

【００１７】メモリＢ７７は、全アドレス空間を区画単
位毎のアドレス領域のフェイルの有無を格納するメモリ
として使用することで、ＭＵＴの不良情報をアドレス圧
縮（ＯＲ加算）して取り込む。この為、このメモリ容量
はメモリＡ７６よりも小容量のメモリで良い。

【００１８】図３にメモリＢ７７のアドレス圧縮格納の
例を示す。この例では、メモリＢ７７はメモリＡ７６の
アドレス空間を１６分の１に圧縮している。つまり、メ
モリＡ７６の１６アドレス分のブロックアドレス領域の
フェイル情報がＯＲ加算されてメモリＢ７７の１アドレ
スに格納される。即ち、図３のメモリＡ７６の斜線部分
に一箇所でもフェイルがあると、メモリＢ７７の斜線部
分に"１"が書き込まれる。これにより、区画単位である
圧縮アドレス空間内に１回でもフェイルが有るか否かを
記憶していることになる。即ち、ＭＵＴ試験時に、前回
の記憶データと今回のフェイルデータをＯＲ加算した後
のフェイル情報を格納保存している。

【００１９】図４は、従来技術で説明した図２に対応し
てＭＵＴのアドレスビット数が８ビットの場合のメモリ
Ａ７６と、追加したメモリＢ７７へのフェイル格納状態
を対比して表わしている。この図に示すアドレス割り付
けはＭＵＴ試験時のアドレスを示している。他方図９に
示すアドレス割り付けは、フェイル計数時のアドレスを
示している。図６はフェイル計数手順のフローチャート
であり、図８はこのときのアドレス発生順序を示してい
る。

【００２０】次に、フェイル計数手順について図６、図
９を参照して説明する。アドレスカウンタを（Ｘ,Ｙ,
Ｚ）=（０,０,０）に初期化、フェイルカウンタ７８を
クリアしておく。先ず、フェイル圧縮格納されているメ
モリＢ７７のアドレス"０"のフェイルデータを読み出
す。このアドレスのフェイルデータは"０"であるので、
フェイル計数は行われず、コントローラ７２はアドレス
跳び越し動作を行う為にＺアドレスを＋１し、再びメモ
リＢ７７の次のアドレス"１"のフェイルデータを読み出
す。このアドレス"１"のフェイルデータは"１"であるか
ら、この区画に相当するメモリＡのアドレス内のフェイ
ル数を計数実施する。即ち、コントローラ７２はアドレ
ス（Ｘ,Ｙ）を（０,０）から（３,３）まで順次変化さ
せてメモリＡ７６内のフェイルデータを読みだし、デー
タが"１"の回数フェイルカウンタ７８を＋１しながら計
数実施する。この区画の計数終了後、アドレス（Ｘ,
Ｙ）を（０,０）に戻し、Ｚアドレスを＋１して、再び
メモリＢ７７側の次のアドレス"１"のフェイルデータを
読み出し、同様の動作を繰り返して、Ｚアドレスが最後
の"Ｆ"になるまで実施する。

【００２１】この方法によれば、メモリＡ７６をいくつ
かのブロックに分割し、そのブロックアドレス領域内に
フェイルがあればこのフェイルブロック内のメモリ空間
をスキャン（scan）してフェイル計数を行い、ブロック
内にフェイルがなければそのブロックを飛ばしてしまう
ので、パスブロック（フェイルの無いブロック）内のメ
モリ空間をスキャンする必要が無くなる。このようにメ
モリＢ７７を使用して無駄なメモリ空間のスキャンが省
略できることとなり、このスキャン省略に比例したフェ
イル計数時間の短縮化を実現できることになる。

【００２２】図４のフェイル分布例では、メモリＢ７７
の１６ブロックの内６ブロックがフェイルブロックの例
であり、このブロックのみスキャンしてフェイル計数す
ればよいことになるので、この場合では６／１６に時間
短縮できる。また、メモリ容量が増えてもフェイルブロ
ック単位のスキャンですむため、計数時間がメモリ容量
に比例して増えていくこともない。実際のメモリ試験で
は、不良救済可能な程度未満の不良ビット数である為、
全ブロックに対するフェイルブロックの占める割合は非
常に少ない。このことから、本計数手段によって、１／
数〜１／数百の計数時間に短縮され得る。

【００２３】（応用例）上記実施例の説明では、メモリ
Ｂ７７を、アドレスＸ方向、Ｙ方向それぞれ同じアドレ
ス圧縮した１６ブロック分割とした場合で説明していた
が、このブロック分割は、ＭＵＸ３により任意のアドレ
スを割り付けできるので、例えば、ＸＹ方向の圧縮比率
を変えたり、一方向のみアドレス圧縮したり出来る。こ
れにより、ＭＵＴのフェイル分布の傾向やＭＵＴ内部回
路のロウ／カラムのチップ構造に即して、よりフェイル
計数を効率良くなるようにブロック分割するようにメモ
リＢ７７に印加するアドレスを選択しても良い。

【００２４】また上記実施例の説明では、ＭＵＸ３を使
用してメモリＢ７７に与えるアドレスを任意に割り付け
るアドレス圧縮手段の例で説明していたが、このＭＵＸ
３を設けず、ＭＵＸ１あるいはＭＵＸ２からのアドレス
信号の一部（例えば下位アドレス信号の数ビット）を単
に削除した固定アドレス信号を直接メモリＢ７７に与え
る接続構成としても良く、同様にして実施可能である。

【００２５】

【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。メ
モリＢ７７は、全アドレス空間を区画単位毎のアドレス
に分割したメモリ構成としていて、メモリ試験時にこの
アドレス区画内のフェイルをＯＲ加算して格納する。こ
れにより、このアドレス区画単位でのフェイル有無情報
とする作用を有する。フェイル計数時には、メモリＢ７
７のフェイル有無情報を順次読み出して、フェイルデー
タが有る場合に、このアドレス区画に対応するメモリＡ
７６側のアドレス空間のフェイルデータ数を計数するフ
ェイル計数手段としている。即ち、フェイル計数時に、
このフェイルデータを読み出して、この区画単位のデー
タがフェイルで無い場合は、この区画内のアドレス空間
をアクセスする必要が無くなり、この為のアクセス時間
を短縮する効果が得られ、大幅にフェイル計数時間の短
縮化を実現でき、大容量のメモリデバイスでも短時間で
フェイル計数可能となり、ＭＵＴ試験のスループットの
低下を防止可能になり、スループット向上が可能にな
る。ＭＵＸ３は、前記メモリＢ７７に印加するアドレス
を選択して、所望の区画単位となるアドレス信号を与え
ることで、アドレス空間を所望の区画単位に分割し割り
付ける作用がある。

【図面の簡単な説明】

【図１】本発明の、不良解析メモリ部の構成図である。

【図２】ＭＵＴのアドレスビット数が８ビット（Ｘ０〜
３、Ｙ０〜３）の場合のアドレス割り付けとフェイル格
納状態図である。

【図３】本発明の、メモリＡ７６のアドレス空間を１６
分の１に圧縮した場合のメモリＢ７７のフェイル格納状
態図である。

【図４】本発明の、ＭＵＴのアドレスビット数が８ビッ
トの場合のメモリＡ７６と、これに対応するメモリＢ７
７へのフェイル格納状態図である。

【図５】従来の、フェイル計数手順を説明するフローチ
ャートである。

【図６】本発明の、フェイル計数手順を説明するフロー
チャートである。

【図７】従来の、ＸＹアドレス発生順序を示す図であ
る。

【図８】本発明の、ＸＹＺアドレス発生順序を示す図で
ある。

【図９】本発明の、フェイル計数時のアドレス割り付け
を示す図である。

【図１０】従来の、不良解析メモリ部の回路構成図であ
る。

【符号の説明】

７２ コントローラ ７４ アドレスポインタ ７６ メモリＡ ７７ メモリＢ ７８ フェイルカウンタ ８０ ＣＰＵ ９０ パターン発生器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 被試験メモリ（ＭＵＴ）のフェイル数の
   計数において、 ＭＵＴの全アドレスのフェイル情報を格納するメモリＡ
   と並行してＭＵＴの全アドレス空間をアドレス区画単位
   毎にフェイル情報を圧縮して格納するフェイル記憶手段
   を設け、 メモリＡに与えるアドレス信号本数よりも少ないアドレ
   ス信号を受けて、前記フェイル記憶手段へのアドレス信
   号として、割り付け選択して供給するアドレス選択手段
   ＭＵＸ（３）を設け、 フェイル記憶手段を順次読み出して、アドレス区画単位
   のフェイルデータが有る場合に、このアドレス区画に対
   応したメモリＡのアドレス空間をスキャンしてフェイル
   個数を計数するフェイル計数手段を設け、 以上を具備していることを特徴とした半導体試験装置の
   不良解析メモリ装置。
2. 【請求項２】 被試験メモリのフェイル計数において、 ＭＵＴの全アドレスのフェイル情報を格納するメモリＡ
   と並行してＭＵＴの全アドレス空間をアドレス区画単位
   毎にフェイル情報を圧縮して格納するフェイル記憶手段
   を設け、 メモリＡに与えるアドレス信号本数よりも少ないアドレ
   ス信号を受けて、前記フェイル記憶手段へのアドレス信
   号として供給し、 フェイル記憶手段を順次読み出して、アドレス区画単位
   のフェイルデータが有る場合に、このアドレス区画に対
   応したメモリＡのアドレス空間をスキャンしてフェイル
   個数を計数するフェイル計数手段を設け、 以上を具備していることを特徴とした半導体試験装置の
   不良解析メモリ装置。
3. 【請求項３】 フェイル計数手段は、フェイル計数時に
   フェイル記憶手段からの圧縮フェイル情報を受けて、フ
   ェイルが無い場合は、このアドレス区画単位内を跳び越
   し動作を行って、フェイルの計数時間を短縮した計数制
   御手段をコントローラ（７２）に設けたことを特徴とし
   た請求項１、２記載の半導体試験装置の不良解析メモリ
   装置。