JPH04177724A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04177724A JPH04177724A JP2304737A JP30473790A JPH04177724A JP H04177724 A JPH04177724 A JP H04177724A JP 2304737 A JP2304737 A JP 2304737A JP 30473790 A JP30473790 A JP 30473790A JP H04177724 A JPH04177724 A JP H04177724A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特に素子分離領域の製造方法
に関するものである。
に関するものである。
ＭＯ３型トランジスタの素子分離に関し、従来の半導体
装置の製造方法では、例えば超高速ＭＯＳデバイス（培
風館） Ｐ、 １２１に示される方法かある。この製造
方法は、第４図に示すように、半導体基板２１にフィー
ルド絶縁膜であるＬＯＣＯ８酸化膜２２を形成した後、
イオン注入を行い、素子（例えばＭＯ３ｌ−７ンジスタ
）Ａのコンタクト領域２３および素子（ＭＯ３Ｉ−ラン
ジスタ）Ｂのコンタクト領域２４（この場合、それぞれ
ソース／ドレイン領域）を形成するというものである。
装置の製造方法では、例えば超高速ＭＯＳデバイス（培
風館） Ｐ、 １２１に示される方法かある。この製造
方法は、第４図に示すように、半導体基板２１にフィー
ルド絶縁膜であるＬＯＣＯ８酸化膜２２を形成した後、
イオン注入を行い、素子（例えばＭＯ３ｌ−７ンジスタ
）Ａのコンタクト領域２３および素子（ＭＯ３Ｉ−ラン
ジスタ）Ｂのコンタクト領域２４（この場合、それぞれ
ソース／ドレイン領域）を形成するというものである。
従来の特にＬＯＧＯ３分離を用いた半導体装置の製造方
法では、 （ｉ）コンタクト領域２３．２４に不純物をイオン注入
する際、ＬＯＧＯ３酸化膜２２のハースＦ−り部分を突
き抜け、Ｌ ＯＣＯＳ酸化膜２２の一層にも注入される
。
法では、 （ｉ）コンタクト領域２３．２４に不純物をイオン注入
する際、ＬＯＧＯ３酸化膜２２のハースＦ−り部分を突
き抜け、Ｌ ＯＣＯＳ酸化膜２２の一層にも注入される
。
（ｎ）コンタクト領域２３．２４にイオン注入した後、
熱処理工程等でコンタクト領域２３．２４かＬ ＯＧ
ＯＳ酸化膜２２の下まで拡散してしまう。
熱処理工程等でコンタクト領域２３．２４かＬ ＯＧ
ＯＳ酸化膜２２の下まで拡散してしまう。
等の理由で実効分離長か短くなり、特にザフミクロンの
デザインルールのもとては、耐パンチスルー特性が悪化
し、信頼性上の大きな問題になっている。
デザインルールのもとては、耐パンチスルー特性が悪化
し、信頼性上の大きな問題になっている。
第５図にＰチャネルのＬＯＧＯ３分離のフレークダウン
の様子を示す。横軸にはトレイン・ノース間電圧Ｖ Ｄ
Ｓをとり、縦軸には１ぐレイン電流■。
の様子を示す。横軸にはトレイン・ノース間電圧Ｖ Ｄ
Ｓをとり、縦軸には１ぐレイン電流■。
およびソース電流Ｉｓをとっている。デバイス保護のた
め、０．２μＡでコンプライアンスをかけている。この
第５図から、分離長（＝ＯＤスペース）か１．２μｍの
半導体装置では問題かないか、０．８μｍの半導体装置
ではドレイン電流Ｉ、とノース電流■８の大きさがほぼ
一致している。これは、ドレイン電流が基板に流れず、
すべてソースに流れていることになるので、パンチスル
ーしていると考えられ、絶縁分離特性か著しく悪化して
いることか判る。
め、０．２μＡでコンプライアンスをかけている。この
第５図から、分離長（＝ＯＤスペース）か１．２μｍの
半導体装置では問題かないか、０．８μｍの半導体装置
ではドレイン電流Ｉ、とノース電流■８の大きさがほぼ
一致している。これは、ドレイン電流が基板に流れず、
すべてソースに流れていることになるので、パンチスル
ーしていると考えられ、絶縁分離特性か著しく悪化して
いることか判る。
この発明の目的は、コンタクＩ・マージンを悪化させる
ことなく、かつトータルの素子面積を大きくすることな
く、耐パンチスルー特性の優れた半導体装置の製造方法
を提供することである。
ことなく、かつトータルの素子面積を大きくすることな
く、耐パンチスルー特性の優れた半導体装置の製造方法
を提供することである。
この発明の半導体装置の製造方法は、半導体基板の表面
の素子分離領域となる部分に形成されたフィールド絶縁
膜上に堆積物を形成する工程と、堆積物の側面を覆うよ
うに絶縁体からなるサイドウオールを形成する工程と、
側面かサイドウオールで覆われた堆積物をマスクとして
半導体基板に不純物をイオン注入することにより半導体
基板にコンタクト領域を形成する工程とを含む。
の素子分離領域となる部分に形成されたフィールド絶縁
膜上に堆積物を形成する工程と、堆積物の側面を覆うよ
うに絶縁体からなるサイドウオールを形成する工程と、
側面かサイドウオールで覆われた堆積物をマスクとして
半導体基板に不純物をイオン注入することにより半導体
基板にコンタクト領域を形成する工程とを含む。
この場合、フィールド絶縁膜上に堆積物を形成する工程
の前に半導体基板を酸化する工程を含む場合もあり、ま
た、フィールド絶縁膜上の堆積物の側面のサイドウオー
ルの下の領域に低濃度不純物をイオン注入して低濃度コ
ンタクｉ・領域を形成する工程を含む場合もある。
の前に半導体基板を酸化する工程を含む場合もあり、ま
た、フィールド絶縁膜上の堆積物の側面のサイドウオー
ルの下の領域に低濃度不純物をイオン注入して低濃度コ
ンタクｉ・領域を形成する工程を含む場合もある。
半導体基板上のフィールド絶縁膜に堆積物を形成すると
ともに、堆積物の側面を覆うようにサイドウオールを形
成した後、場合によっては堆積物の形成前に半導体基板
を酸化することもあるが、堆積物およびその側面のサイ
ドウオールをマスクとして半導体基板に不純物をイオン
注入することにより半導体基板にコンタクト領域を形成
するので、コンタクト領域の端縁かフィール１ぐ絶縁膜
の端縁から所定距離たけ離れることになる。この結果、
Ｉ・−タルの素子面積を大きくすることなく、つまりフ
ィールド絶縁膜の面積を大きくすることなく実効分離長
を大きくすることができ、素子分離領域における耐パン
チスルー特性の優れた半導体装置を得ることができる。
ともに、堆積物の側面を覆うようにサイドウオールを形
成した後、場合によっては堆積物の形成前に半導体基板
を酸化することもあるが、堆積物およびその側面のサイ
ドウオールをマスクとして半導体基板に不純物をイオン
注入することにより半導体基板にコンタクト領域を形成
するので、コンタクト領域の端縁かフィール１ぐ絶縁膜
の端縁から所定距離たけ離れることになる。この結果、
Ｉ・−タルの素子面積を大きくすることなく、つまりフ
ィールド絶縁膜の面積を大きくすることなく実効分離長
を大きくすることができ、素子分離領域における耐パン
チスルー特性の優れた半導体装置を得ることができる。
また、実際には、この後イオン注入に６１、るコンタク
ト領域の形成後の熱処理Ｔ稈なとては、コンタクト領域
は堆積物側面の仲、イドウィー／Ｌ下鼾て拡散するが、
サイドウオールの厚さを適切に設定すれば、へβ等の金
属配線によるコンタクト領域とのコンタクトのマージン
にも影響はない。
ト領域の形成後の熱処理Ｔ稈なとては、コンタクト領域
は堆積物側面の仲、イドウィー／Ｌ下鼾て拡散するが、
サイドウオールの厚さを適切に設定すれば、へβ等の金
属配線によるコンタクト領域とのコンタクトのマージン
にも影響はない。
また、サイドウオールの下の領域に低濃度不純物をイオ
ン注入して低濃度コンタクト領域を形成することにより
、フィールド絶縁膜下の横方向の電界が緩和され、パン
チスルーを一層発生しにくくすることができる。
ン注入して低濃度コンタクト領域を形成することにより
、フィールド絶縁膜下の横方向の電界が緩和され、パン
チスルーを一層発生しにくくすることができる。
以下、この発明の実施例を図面を参照しなから説明する
。
。
（第１の実施例）
第１図１１８）〜（ｄ）はこの発明の第１の実施例の半
導体装置の製造方法の工程順断面図を示している。
導体装置の製造方法の工程順断面図を示している。
この実施例は、請求項（１）記載の構成に対応し、ＭＯ
３Ｉ−ランジスタのＬ ＯＣＯＳ分離に適用した際の製
造方法を示すものである。
３Ｉ−ランジスタのＬ ＯＣＯＳ分離に適用した際の製
造方法を示すものである。
以下に、この実施例における製造方法について説明する
。
。
まず、第１図（ａ）に示すように、例えは不純物濃度か
〜ＩＥ１６ｃｍ−３のＰ型のシリコン基板１の上に膜厚
４００〜６００ｎｍのＳ ｉＯ２膜からなるＬＯＧＯ３
酸化膜２を形成する。
〜ＩＥ１６ｃｍ−３のＰ型のシリコン基板１の上に膜厚
４００〜６００ｎｍのＳ ｉＯ２膜からなるＬＯＧＯ３
酸化膜２を形成する。
ついて、第１図（１））に示すように、ｒ、 ｏ ｃ
ｏ ｓ酸化膜２上に膜厚２５０ｎｍ程度のＳｉ：＋Ｎｔ
等の堆積物５を形成する。
ｏ ｓ酸化膜２上に膜厚２５０ｎｍ程度のＳｉ：＋Ｎｔ
等の堆積物５を形成する。
ついで、第１図（Ｃ）に示すように、８１０２等の絶縁
膜により、堆積物５の側面にザイトウオール幅２００ｎ
ｍ程度のサイドウオール８を形成する。
膜により、堆積物５の側面にザイトウオール幅２００ｎ
ｍ程度のサイドウオール８を形成する。
ついて、図示はしないか、例えばトランジスタ領域に膜
厚ｌＯ〜２０ｎｍ程度の８１０２膜からなるケート酸化
膜とケート長０．６〜０．８μｍ程度のゲート電極等を
形成した後、第１図（ｄ）に示すように、堆積物５およ
びサイドウオール８をマスクとして、矢印で示すように
、不純物のイオン注入（ＰまたはＡｓ、 ２０〜６０
ｆ（ｅＶ、 ｌ Ｅ １５〜Ｉ Ｅ １６ ｃｍ−２
）を行うことにより、素子へのコンタクト領域７および
素子Ｂのコンタクト領域６（それぞれＭＯ３＋−ランジ
スタのソースおよびトレインとなる）を生成する。
厚ｌＯ〜２０ｎｍ程度の８１０２膜からなるケート酸化
膜とケート長０．６〜０．８μｍ程度のゲート電極等を
形成した後、第１図（ｄ）に示すように、堆積物５およ
びサイドウオール８をマスクとして、矢印で示すように
、不純物のイオン注入（ＰまたはＡｓ、 ２０〜６０
ｆ（ｅＶ、 ｌ Ｅ １５〜Ｉ Ｅ １６ ｃｍ−２
）を行うことにより、素子へのコンタクト領域７および
素子Ｂのコンタクト領域６（それぞれＭＯ３＋−ランジ
スタのソースおよびトレインとなる）を生成する。
以上のように、この実施例によれば、フィールド絶縁膜
である■、ｏｃｏｓ酸化膜２上に堆積物５を形成し、そ
の堆積物５の側面に絶縁膜からなるサイドウオール８を
形成し、その後堆積物５およびサイドウオール８をマス
クとしてイオン注入を行うことによりコンタクト領域６
，７を形成した構造となっているため、コンタクト領域
６，７の形成のためのイオン注入の際のバーズビーク部
の突き抜けが防止され、かつコンタクト領域６，７がフ
ィールド絶縁膜であるＬＯＣＯ３酸化膜２からオフセッ
トされている、つまりコンタクト領域６．７の端縁がＬ
ＯＣＯ３酸化膜２の端縁より所定距離だけ離れることに
なる。この結果、ｌ・−タルの素子面積を大きくするこ
となく、つまりＬＯＣＯ８酸化膜２の面積を大きくする
ことなく実効分離長を大きくすることかでき、素子分離
領域における耐パンチスルー特性の優れたＭＯＳトラン
ジスタの絶縁分離を行うことかできる。
である■、ｏｃｏｓ酸化膜２上に堆積物５を形成し、そ
の堆積物５の側面に絶縁膜からなるサイドウオール８を
形成し、その後堆積物５およびサイドウオール８をマス
クとしてイオン注入を行うことによりコンタクト領域６
，７を形成した構造となっているため、コンタクト領域
６，７の形成のためのイオン注入の際のバーズビーク部
の突き抜けが防止され、かつコンタクト領域６，７がフ
ィールド絶縁膜であるＬＯＣＯ３酸化膜２からオフセッ
トされている、つまりコンタクト領域６．７の端縁がＬ
ＯＣＯ３酸化膜２の端縁より所定距離だけ離れることに
なる。この結果、ｌ・−タルの素子面積を大きくするこ
となく、つまりＬＯＣＯ８酸化膜２の面積を大きくする
ことなく実効分離長を大きくすることかでき、素子分離
領域における耐パンチスルー特性の優れたＭＯＳトラン
ジスタの絶縁分離を行うことかできる。
また、実際には、この後イオン注入によるコンタクト領
域６．７の形成後の熱処理工程なとでは、コンタクト領
域６，７は堆積物８の側面のザイトつオール８下まで拡
散するか、サイドウオール８の厚さを適切に設定すれは
、Ａ１等の金属配線によるコンタクト領域６，７とのコ
ンタクトのマージンにも影響はない。
域６．７の形成後の熱処理工程なとでは、コンタクト領
域６，７は堆積物８の側面のザイトつオール８下まで拡
散するか、サイドウオール８の厚さを適切に設定すれは
、Ａ１等の金属配線によるコンタクト領域６，７とのコ
ンタクトのマージンにも影響はない。
（第２の実施例）
第２図（ａ）〜（ｄ）はこの発明の第２の実施例の半導
体装置の製造方法の工程順断面図を示している。
体装置の製造方法の工程順断面図を示している。
この実施例は、請求項（２Ｌ （３）記載の構成に対応
し、ＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ ）構造のＰチャネルＭＯ３型トランジスタのＬＯＧ
Ｏ３分離に適用した際の製造方法を示すものである。
し、ＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ ）構造のＰチャネルＭＯ３型トランジスタのＬＯＧ
Ｏ３分離に適用した際の製造方法を示すものである。
以下に、この実施例における製造方法について説明する
。
。
′ まず第２図（ａ）に示すように、例えは不純物濃
度か〜ＩＥ１６ｃｍ””のＮ型のシリコン基板ｌ上に膜
厚４００〜６００ｎｍ程度のＳｉＯ２膜からなるＬＯＧ
Ｏ３酸化膜２を形成する。
度か〜ＩＥ１６ｃｍ””のＮ型のシリコン基板ｌ上に膜
厚４００〜６００ｎｍ程度のＳｉＯ２膜からなるＬＯＧ
Ｏ３酸化膜２を形成する。
ついて、第２図（ｂ）に示すように、シリコン基板１を
酸化することによりトランジスタ領域に膜厚１０〜２０
ｎｍ程度の８１０２膜からなるゲート酸化膜３をつけた
後に、ゲート酸化膜３」二にゲート長０．６〜１．２μ
ｍ程度のポリシリコン膜からなるゲート電極４を形成す
ると同時にフィールド絶縁膜であるＬＯＣＯ３酸化膜２
上に同膜厚のポリシリコン膜からなる堆積物５を形成し
、つついて低濃度の不純物のイオン注入（ＢまたはＢＦ
２゜２ （１〜６０ＫｅＶ、 Ｉ Ｅ ｌ ３〜ｌ Ｅ
ｌ ４ｃｍ−２）を行い、素子Ａの第１ソース６Ａお
よび第１ドレインＩＯＡと素子Ｂの第１ソースＩＩＡを
形成する。
酸化することによりトランジスタ領域に膜厚１０〜２０
ｎｍ程度の８１０２膜からなるゲート酸化膜３をつけた
後に、ゲート酸化膜３」二にゲート長０．６〜１．２μ
ｍ程度のポリシリコン膜からなるゲート電極４を形成す
ると同時にフィールド絶縁膜であるＬＯＣＯ３酸化膜２
上に同膜厚のポリシリコン膜からなる堆積物５を形成し
、つついて低濃度の不純物のイオン注入（ＢまたはＢＦ
２゜２ （１〜６０ＫｅＶ、 Ｉ Ｅ ｌ ３〜ｌ Ｅ
ｌ ４ｃｍ−２）を行い、素子Ａの第１ソース６Ａお
よび第１ドレインＩＯＡと素子Ｂの第１ソースＩＩＡを
形成する。
ついで、第２図（Ｃ１に示すように、ＳｉＯ□膜等の絶
縁膜により、ゲート電極４および堆積物５の側面にサイ
ドウオール幅２００ｎｍ程度のサイドウオール１２，８
を同時に形成する。
縁膜により、ゲート電極４および堆積物５の側面にサイ
ドウオール幅２００ｎｍ程度のサイドウオール１２，８
を同時に形成する。
ついで、第２図（ｄ）に示すように、ゲート電極４゜堆
積物５およびサイドウオール１２，８をマスクとして、
高濃度の不純物のイオン注入（ＢまたはＢＦ２，２（］
〜６０ＫｅＶ、ＩＥ］５〜ＩＥ１６ｃｍ−２）を行うこ
とにより、素子への第２ソース９Ｂおよび第２ドＩツイ
ンＩＯＢと素子Ｂの第２ソ−スＩＩＢ（−コンタクト領
域）とを形成する。
積物５およびサイドウオール１２，８をマスクとして、
高濃度の不純物のイオン注入（ＢまたはＢＦ２，２（］
〜６０ＫｅＶ、ＩＥ］５〜ＩＥ１６ｃｍ−２）を行うこ
とにより、素子への第２ソース９Ｂおよび第２ドＩツイ
ンＩＯＢと素子Ｂの第２ソ−スＩＩＢ（−コンタクト領
域）とを形成する。
以上のように、この第２の実施例によれば、第１の実施
例の有効性に加え、低濃度のコンタクト領域である素子
への第１ドレインＩＯＡと素子Ｂの第１ソースＩＩＡと
をＬＯＧＯ３酸化膜２の両サイドに設け、さらにその外
側に素子Ａの第２トレインと素子Ｂの第２ソースとを形
成しているので、Ｌ ＯＧ ＯＳ酸化膜２下の横方向の
電界か緩和され、パンチスルーが一層発生しにくくなる
。
例の有効性に加え、低濃度のコンタクト領域である素子
への第１ドレインＩＯＡと素子Ｂの第１ソースＩＩＡと
をＬＯＧＯ３酸化膜２の両サイドに設け、さらにその外
側に素子Ａの第２トレインと素子Ｂの第２ソースとを形
成しているので、Ｌ ＯＧ ＯＳ酸化膜２下の横方向の
電界か緩和され、パンチスルーが一層発生しにくくなる
。
第３図はこの実施例により作成したＰチャネルＭＯＳト
ランジスタのブレークダウン特性を示す。
ランジスタのブレークダウン特性を示す。
横軸にはドレイン・ソース間電圧Ｖ。８をとり、縦軸に
はドレイン電流Ｉ、およびソース電流Ｉ８をとっている
。デバイス保護のため、０．２μＡでコンプライアンス
をかけている。この第３図から、従来例において０．８
μｍの分離長（＝ＯＤスペース）で発生してしたパンチ
スルーか、本実施例では全く起こっておらす、絶縁分離
特性か優れていることかわかる。
はドレイン電流Ｉ、およびソース電流Ｉ８をとっている
。デバイス保護のため、０．２μＡでコンプライアンス
をかけている。この第３図から、従来例において０．８
μｍの分離長（＝ＯＤスペース）で発生してしたパンチ
スルーか、本実施例では全く起こっておらす、絶縁分離
特性か優れていることかわかる。
また、低濃度のコンタクト領域である素子への第１ドレ
インＩＯＡと素子Ｂの第１ソースＩＩＡとをＬＯＧＯ３
酸化膜２の両サイドに設けたことによりコンタクトマー
ジンが大きくなる。
インＩＯＡと素子Ｂの第１ソースＩＩＡとをＬＯＧＯ３
酸化膜２の両サイドに設けたことによりコンタクトマー
ジンが大きくなる。
また、ＬＤＤ構造のＭＯ３Ｉ−ランジスタに適用し、ゲ
ート電極４とＬＯＧＯ３酸化膜２上の堆積物５とを同時
に形成し、かつゲート電極４の側面のサイドウオール１
２とＬＯＧＯ３酸化膜２上の堆積物５の側面のサイドウ
オール８とを同時に作成しているため、プロセス数を全
く増加させることな（実施できる。
ート電極４とＬＯＧＯ３酸化膜２上の堆積物５とを同時
に形成し、かつゲート電極４の側面のサイドウオール１
２とＬＯＧＯ３酸化膜２上の堆積物５の側面のサイドウ
オール８とを同時に作成しているため、プロセス数を全
く増加させることな（実施できる。
なお、これらの実施例において、トランジスタはＮチャ
ネルあるいはＰチャネルのＭＯ３＋−ランジスタを例と
してあげたが、これに限らずバイポーラトランジスタに
ついてもこの発明を適用することか可能である。
ネルあるいはＰチャネルのＭＯ３＋−ランジスタを例と
してあげたが、これに限らずバイポーラトランジスタに
ついてもこの発明を適用することか可能である。
また、フィールド絶縁膜としては、ＬＯＧＯ３酸化膜２
を例としたが、ＬＯＧＯ３酸化膜２に限らない。また、
フィールド絶縁膜上の堆積物としては、３１３Ｎ４．ポ
リシリコン等を例としたが、これに限らず何でもよい。
を例としたが、ＬＯＧＯ３酸化膜２に限らない。また、
フィールド絶縁膜上の堆積物としては、３１３Ｎ４．ポ
リシリコン等を例としたが、これに限らず何でもよい。
また、堆積物の側面の堆積物（サイドウオール）として
は、ＳｉＣ２を例としたが、これに限らす何でもよい。
は、ＳｉＣ２を例としたが、これに限らす何でもよい。
この発明の半導体装置の製造によれば、半導体基板中の
コンタクト領域の端縁が、半導体基板」二に形成される
フィールド絶縁膜の端縁から所定距離だけ離すことがで
きる。このため、１・−タルの素子面積を大きくするこ
となく実効分離長を大きくてきるので、耐パンチスルー
特性の優れた半導体装置の絶縁分離を実現できる。
コンタクト領域の端縁が、半導体基板」二に形成される
フィールド絶縁膜の端縁から所定距離だけ離すことがで
きる。このため、１・−タルの素子面積を大きくするこ
となく実効分離長を大きくてきるので、耐パンチスルー
特性の優れた半導体装置の絶縁分離を実現できる。
この後、熱処理工程等で、コンタクト領域は堆積物側面
のサイドウオール下まで拡散するか、サイドウオール長
を適切に設定すれば、ＡＡ等の金属配線によるコンタク
ト領域とのコンタクトのマージンにも影響はない。
のサイドウオール下まで拡散するか、サイドウオール長
を適切に設定すれば、ＡＡ等の金属配線によるコンタク
ト領域とのコンタクトのマージンにも影響はない。
また、低濃度のコンタクト領域をフィールド絶縁膜上の
堆積物の側面のサイドウオール下に作成すれば、この領
域により、コンタクトマージンか大きくなり、かつフィ
ールド絶縁膜下の横方向の電界か緩和され、パンチスル
ーか一層発生しにくくなる。
堆積物の側面のサイドウオール下に作成すれば、この領
域により、コンタクトマージンか大きくなり、かつフィ
ールド絶縁膜下の横方向の電界か緩和され、パンチスル
ーか一層発生しにくくなる。
また、Ｌ Ｄ Ｄ構造のＭＯＳ）ランジスタに適用し、
ゲート電極の側面のサイドウオールとフィールド絶縁膜
上の堆積物の側面のサイドウオールを同時に作成すれば
、プロセス数を全く増加することな〈実施できる。
ゲート電極の側面のサイドウオールとフィールド絶縁膜
上の堆積物の側面のサイドウオールを同時に作成すれば
、プロセス数を全く増加することな〈実施できる。
第１図はこの発明の第１の実施例の半導体装置（ＬＯＧ
Ｏ３分離を行うＭＯＳトランジスタ）の製造方法を示す
工程順断面図、第２図はこの発明の第２の実施例の半導
体装置（ＬＯＣＯ３分離を行うＬＤＤ構造のＭＯＳ）ラ
ンジスタ）の製造方法を示す工程順断面図、第３図は第
２図に示したＬＤＤ構造のＭＯ３＋−ランジスタのＰチ
ャネルのブレークダウン特性を示す特性図、第４図は素
子分離を行う従来の半導体装置の製造方法を示す工程順
断面図、第５図は第４図に示した半導体装置におけるＰ
チャネルのブレークダウン特性を示す特性図である。 １・・シリコン基板（半導体基板）、２・・・ＬＯＧＯ
８酸化膜（フィールド酸化膜）、３ ・ケーＩ・酸化膜
、４・・・ゲート電極、５・・・堆積物、６，７ コ
ンタクト領域、８・・・サイドウオール、９Ａ・・・第
１ソース（コンタクト領域）、９Ｂ 第２ソース（コン
タクｌ−領域）、Ｉ ＯＡ・＊ ｌ ｌ’レイン（コン
タクｌ−領域）、ｌ０Ｂ−［２ドレイン（コンタクト領
域）、ＩＩＡ・・・第１ソース（コンタクト領域）、１
１Ｂ・・・第２ソース（コンタクト領域）、１２・・・
サイドウオール 特許出願人 松下電器産業株式会社 区 派 ト 、〆）、
１１−Ｑ
℃￥１ 帷ｉ 壮） ！１ｆｐ− ９１＋−鏑 −″妃 鄭安 覇歯 覇１ 帷ｃｆ）Ｌ云 八〇 祭ビい 口○邪込２ コＯ鄭へＹ ヘー甥口肪 ←Ｃ−Ｊ ＬＱ トの 歯 二 へ−鄭Ｖ へま 鄭塀謳堤 覇Ｉ 覇覇ム、・ 帷Ｙ Ｊ−二へζ 壮へ へへへ４ 肺Ｖ へへ八り Ｇ督 ；′Ｘ八へ「 Ｖ妃 全日口８８０口 覇歯髄 １″′″′へ２）″″″′−湘ＣＱζ圀
←区区ＹＹ区区 △○蝕−うＩ ＩΔΔ１１ １”Ｉ Ｑ 、Ｌ−Ｌ都′ニーｔ−ささ！！方さコＯ１
ｌおＹ−ＣＱ −（’４、−１へへ一喝ト甥か派派派派
派派 ←ＣＱの寸０■く口く口くロ Δ ′１ 和 ◇ ！ ゝＶ か Ｃく
Ｏ３分離を行うＭＯＳトランジスタ）の製造方法を示す
工程順断面図、第２図はこの発明の第２の実施例の半導
体装置（ＬＯＣＯ３分離を行うＬＤＤ構造のＭＯＳ）ラ
ンジスタ）の製造方法を示す工程順断面図、第３図は第
２図に示したＬＤＤ構造のＭＯ３＋−ランジスタのＰチ
ャネルのブレークダウン特性を示す特性図、第４図は素
子分離を行う従来の半導体装置の製造方法を示す工程順
断面図、第５図は第４図に示した半導体装置におけるＰ
チャネルのブレークダウン特性を示す特性図である。 １・・シリコン基板（半導体基板）、２・・・ＬＯＧＯ
８酸化膜（フィールド酸化膜）、３ ・ケーＩ・酸化膜
、４・・・ゲート電極、５・・・堆積物、６，７ コ
ンタクト領域、８・・・サイドウオール、９Ａ・・・第
１ソース（コンタクト領域）、９Ｂ 第２ソース（コン
タクｌ−領域）、Ｉ ＯＡ・＊ ｌ ｌ’レイン（コン
タクｌ−領域）、ｌ０Ｂ−［２ドレイン（コンタクト領
域）、ＩＩＡ・・・第１ソース（コンタクト領域）、１
１Ｂ・・・第２ソース（コンタクト領域）、１２・・・
サイドウオール 特許出願人 松下電器産業株式会社 区 派 ト 、〆）、
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Claims (3)
- （１）半導体基板の表面の素子分離領域となる部分に形
成されたフィールド絶縁膜上に堆積物を形成する工程と
、前記堆積物の側面を覆うように絶縁膜からなるサイド
ウォールを形成する工程と、側面が前記サイドウォール
で覆われた前記堆積物をマスクとして前記半導体基板に
不純物をイオン注入することにより前記半導体基板にコ
ンタクト領域を形成する工程とを含む半導体装置の製造
方法。 - （２）フィールド絶縁膜上に堆積物を形成する工程の前
に半導体基板を酸化する工程を含む請求項（１）記載の
半導体装置の製造方法。 - （３）フィールド絶縁膜上の堆積物の側面のサイドウォ
ールの下の領域に低濃度不純物をイオン注入して低濃度
コンタクト領域を形成する工程を含む請求項（１）また
は請求項（２）記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30473790A JP2849199B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30473790A JP2849199B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177724A true JPH04177724A (ja) | 1992-06-24 |
| JP2849199B2 JP2849199B2 (ja) | 1999-01-20 |
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ID=17936609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30473790A Expired - Fee Related JP2849199B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2849199B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169850A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体装置およびその製造方法 |
| US5567645A (en) * | 1993-04-24 | 1996-10-22 | Samsung Electronics Co., Ltd. | Device isolation method in integrated circuits |
| US5858860A (en) * | 1996-02-08 | 1999-01-12 | Samsung Electronics Co., Ltd. | Methods of fabricating field isolated semiconductor devices including step reducing regions |
| US6414352B2 (en) | 1997-09-11 | 2002-07-02 | Nec Corporation | Semiconductor device having an electronically insulating layer including a nitride layer |
| JP2002252346A (ja) * | 2001-02-22 | 2002-09-06 | Nec Corp | 半導体装置とその製造方法 |
| JP2008218948A (ja) * | 2007-03-08 | 2008-09-18 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
-
1990
- 1990-11-09 JP JP30473790A patent/JP2849199B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567645A (en) * | 1993-04-24 | 1996-10-22 | Samsung Electronics Co., Ltd. | Device isolation method in integrated circuits |
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| US5858860A (en) * | 1996-02-08 | 1999-01-12 | Samsung Electronics Co., Ltd. | Methods of fabricating field isolated semiconductor devices including step reducing regions |
| US6414352B2 (en) | 1997-09-11 | 2002-07-02 | Nec Corporation | Semiconductor device having an electronically insulating layer including a nitride layer |
| JP2002252346A (ja) * | 2001-02-22 | 2002-09-06 | Nec Corp | 半導体装置とその製造方法 |
| JP2008218948A (ja) * | 2007-03-08 | 2008-09-18 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2849199B2 (ja) | 1999-01-20 |
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