JPH04178048A - 伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュータやＮＣ装置などの処理装置！（プ
ロセッサ）と、それから離れた場所に設置された分離型
Ｉ／Ｏ装置の間のデータ伝送を司る伝送制御回路及び伝
送制御システムに関する。

〔従来の技術〕

工作機械やＦＡ装置等は機械側に多数の電磁弁。

モータ等のアクチュエータやリミットスイッチ。

近接センサ等のセンサ類が取付けられている。これらの
アクチュエータやセンサ類はＮＣ装置やシーケンスコン
トローラ（シーケンサ）で制御されるが、ＮＣ装置やシ
ーケンサは機械と分離された制御筐体に収納される場合
が多く、前記アクチュエータやセンサ等へのＩ／Ｏ信号
線が機械と該制御筐体の間に布線されている。

しかし、Ｉ／Ｏ信号点数の増大につれ、布線本数が多く
なり、布線の占めるスペースや布線処理等が問題になっ
た。一方、電子部品の発達により。

前記プロセッサはますます小型、高性能となり、Ｉ／Ｏ
信号線を接続するためのスペースが小型化や、プロセッ
サ設置位置選定のあい路となってきた。

そこでプロセッサと、Ｉ／Ｏ装置やサーボ装置。

場合によっては、ＮＣ装置とシーケンサまでも分離し、
前者（プロセッサ）は操作機器（スイッチやキーボード
、ＣＲＴ等）を含むので、操作者の利便を考慮した位置
に設置し、後者（Ｉ／Ｏ装置やサーボ装置、場合によっ
ては、ＮＣ装置とシーケンサまで）は布線や機械構造を
考慮した上での合理的な位置に設置されるようになった
。そして、それらの間が電気的あるいは光学的通信路で
結ばれている。

〔発明が解決しようとする課題〕

上述の通信路としては、布線量を減少させるために、シ
リアル伝送路が用いられる場合が多いが、その場合、例
えば、Ｒ８−２３２−Ｃ規格に準拠した伝送方式が使用
されている。この場合、直列伝送制御用ＩＣは各種市販
されていて、標準的な回路構成が確立されているので、
ハードウェア設計は比較的簡単に行われる。しかし、Ｉ
／Ｏ装置側にもマイクロプロセッサを備える必要がある
上、プロセッサ側、Ｉ／Ｏ装置側ともに通信処理用の複
雑なソフトウェアを要する。特に問題となるのは、伝送
の一方の側（例えばプロセッサ）が他方の側で発生した
事象（例えばセンサ信号のような入力信号）を表す信号
データを参照（取り込み）しようとする場合である。こ
の場合、プロセッサは、まず、要求内容を示す信号、例
えば参照したいデータのアドレスをＩ／Ｏ装置側に送り
、Ｉ／Ｏ装置側は送られて来た信号を解析して必要な信
号データを回答として送り返す。一方、プロセッサ側は
回答つまりデータの返送を待ち続ける。この為。

繁雑なプログラムを要するとともにプロセッサのデータ
処理性能が低下する。しかも、伝送回線の容量すなわち
必要なデータ量に対する伝送のビットレートを大きくと
って、伝送遅延に対処しなければならない等の問題があ
った。

本発明の課題は、分離型Ｉ／Ｏ装置とプロセッサ間を、
複雑な通信用ソフトウェアを用いることなく、プロセッ
サが入力信号を参照しようとする場合もプロセッサの処
理能力を低下させることなく、シリアル伝送回路で結合
するにある。

〔課題を解決するための手段〕 上記の課題は、双方向に直列信号を伝送する伝送制御回
路の受信側に、受信信号を並列化する直並変換回路と、
この直並変換回路の出力を順次格納するメモリを設け、
伝送相手方の状況を随時前記メモリに更新登録し、メモ
リの内容を読み出すことにより、伝送相手方の状況を取
り込むことを特徴とする伝送制御回路により達成される
。

上記の課題はまた、双方向に直列信号を伝送する伝送制
御回路の送信側に、送信信号を格納するメモリと該メモ
リに格納された信号を格納部に取り出して直列電気信号
に変換し送出する並直変換回路とを設け、受信側に、受
信信号を並列化する直並変換回路とこの直並変換回路の
出力を順次格納するメモリとを設け、伝送相手方の状況
を随時前記メモリに更新登録し、メモリの内容を読み出
すことにより、伝送相手方の状況を取り込むことを特徴
とする伝送制御回路によっても達成される。

上記の課題はさらに、プロセッサ及びプロセッサ側伝送
制御回路を含む制御装置と、該制御装置から離れた位置
に伝送路を介して設置されて該制御装置と通信する、Ｉ
／Ｏ装置側伝送制御回路を含む分離型Ｉ／Ｏ装置とを含
んでなるデータ伝送システムにおいて、前記プロセッサ
側伝送制御回路は前記プロセッサに接続された送信信号
格納部と受信信号格納部を含むランダムアクセスメモリ
を備え、該送信信号格納部のデータをアドレス順に取り
出し並直変換してシリアル伝送するとともに、ほぼ同じ
タイミングで前記Ｉ／Ｏ装置側伝送制御回路から送出さ
れたシリアル伝送データを受信して直並変換ののち前記
受信信号格納部ヘアドレス順に順次格納し、前記送受信
動作が予め設定された前記メモリの一定の領域のデータ
に対し繰返し継続して行われるデータ伝送システムによ
っても達成される。

〔作用〕

データ伝送にあたっては、送信部では、メモリの送信信
号格納部のデータがアドレス順に取り出され、直列電気
信号に変換して送出される。設定された最終アドレスの
データまで送出されたら、自動的に最初のアドレスに戻
ってデータの送出が繰り返される。一方、受信部では、
受信端で受信された直列電気信号が並列信号に変換され
、メモリの受信信号格納部にアドレス順に格納される。

設定された最終アドレスまでデータが格納されたら、自
動的に最初のアドレスに戻って受信とデータの格納が繰
り返される。

前記「最初のアドレスＪから「設定された最終アドレス
」までのアドレス輻は、送信用と受信用とで同一である
。そして初期同期化動作により、最初のアドレスの送信
と受信とはほぼ同時に行われる。

〔実施例〕

第１図及び第２図に本発明の実施例を示す。第１図にお
いて、プロセッサ４と分離型Ｉ／Ｏ装置５Ａがデータ伝
送路３により結合され、分離型Ｉ／Ｏ装置５Ａは被制御
対象６に接続されている。

本実施例においては、データ伝送路３は電気信号を伝送
するものであるが、光学的信号を伝送するもの２例えば
光ファイバでもよい。プロセッサ４は中央処理装置！（
ＣＰＵ）７Ａを中心に構成されたＮＣ装置であり、シー
ケンスコントローラ（シーケンサ）等でもよい。ＣＰＵ
７Ａとデータ伝送路３はプロセッサ側伝送制御回路１を
介して接続されている。

分離型Ｉ／Ｏ装置５Ａは、被制御対象（一般には工作機
械、ＦＡ装置等の機械）６とデータ伝送路３を結ぶイン
ターフェイス装置であり、出力回路８と入力回路９と該
入出力回路８，９とデータ伝送路３を接続するＩ／Ｏ装
置側伝送制御回路２Ａとを含んで構成されている。その
機能の一つは、プロセッサ４からデータ伝送路３を介し
て送られてくるデータにより、出力回路８をオン・オフ
させることである。このオン・オフにより、被制御対象
６である機械のバルブ・モータ等のアクチュエータを制
御し、あるいはランプを点滅させて状態を表示する。そ
の機能の他の一つは、入力回路９を介して入力される。

リミットスイッチや近接センサ等のセンサ信号、あるい
はマニュアルスイッチのスイッチ情報等をデータ伝送路
３を通してプロセッサ４に伝達することである。

被制御対象６が、モータを駆動して機械の速度や位置の
制御を行うサーボ装置を含む場合、出力回路８を介して
出力される信号には、位置指令信号、速度指令信号やモ
ータ電流指令信号があり。

入力回路９を介して入力される信号には、位置センサ、
速度センサや電流センサ等のセンサ信号がある。

出力回路８にディジタル−アナログ変換回路を含めば、
分離型Ｉ／Ｏ装置５Ａはアナログ信号の出力が可能であ
るし、入力回路９にアナログ−ディジタル変換回路を含
めば、アナログ信号の入力が可能である。

Ｉ／Ｏ装置側伝送制御回路２Ａは、データ伝送路３を通
して送られてきたデータを出力回路８に出力し、一方、
入力回路９を通して得られるデータをデータ伝送路３を
通してプロセッサ４に伝達するための回路である。

第３図は、データ伝送路３を通過する信号の概念を示し
、第４図は、その信号の１ブロツクの構成例を示す。ま
た、以下の説明においては、信号のない場合を「０」レ
ベルとし、信号のある場合を「１」レベルとする。また
、図の左方が先行事象であり、右方はど後発事象とする
。第４図において、ヘッダＨは１ブロツクの先頭を意味
し、「１」レベルとする。通常ｒＱＪ　レベルであるリ
クエストビットＲは、プロセッサ側伝送制御回路１と、
Ｉ／Ｏ装置側伝送制御回路２Ａとの同期用ヒラトチアル
。第３８（７）ＤＡＴＡｉｉ、８ｂｉｔ、１６ｂｉｔ等
の固定長のデータである。末尾がパリティビットＰであ
り、ブロック全体として固定長である。

このデータブロックが、データ伝送路３上を第３図に示
されるように次々に伝送される。第３図（ａ）はプロセ
ッサから分離型Ｉ／Ｏ装置へ伝達される信号を、第３図
（ｂ）は分離型Ｉ／Ｏ装置からヘプロセッサ伝達される
信号を、それぞれ示している。

以下、上記構成の装置におけるデータ伝送方法を説明す
る。電源投入後、ＣＰＵ７Ａの指令により、プロセッサ
側伝送制御回路１は、伝送開始の合図として、Ｒにｒｌ
Ｊ　、ＤＡＴＡに伝送するワード数（以下ｉ＋ｍａｘと
いう）を載せたブロックを送る。最初のブロックの伝送
後、予め設計された数クロックの休止期間をおいてワー
ド０のブロックを伝送し、以下、ワード１．ワード２・
・と順次伝送する。ワードｉ　ｗａｘまで伝送を終える
とワードＯに戻り、再びワード１．ワード２・・・と無
限に繰り返して伝送する。ワードＯ，ワード１．ワード
２・・・ワードｉｍａｘの伝送においては、Ｒは「ｏ」
レベルに設定される。第３図の伝送例はｉ　ｍａｘが／
Ｏに設定された場合である。この時、プロセッサ側伝送
制御回路１からＩ／Ｏ装置側伝送制御回路２Ａに送られ
るワードＯ〜・・・ワードｉ　ｗａｘのデータは必ずし
も特定の意味を持つ制御信号等である必要はない。

一方、Ｉ／Ｏ装置側伝送制御回路２Ａは、最初の、Ｒが
「１」レベルであるブロックを受信して動作を開始する
。受信したｉ　ｗｒａｘ値を、自己のレジスタに格納し
、Ｒが「１」レベルであるブロックの受信終了後、数ク
ロックの休止期間をおいてプロセッサ側伝送制御回路１
に対し、出力回路９から取り出したワード０のブロック
を伝送し、以下、ワード１．ワード２・・・と順次伝送
する。ワードｉ　ｗａｘまで伝送を終えるとワード０に
戻り、再びワード１．ワード２・・・と無限に繰り返し
て伝送する。プロセッサ側伝送制御回路１は、受信した
データブロックのＲビットの値は無視し、受信したデー
タを受信順に内部メモリ１１の定められたアドレスに格
納する。このように、Ｒビットを使用することにより、
双方向の伝送データのアドレスを毎回送信することなく
、データを伝送できた。

なお、送信したブロックがワードＯであれば、同時に受
信したブロックがワードＯであることは明白である。休
止期間には、Ｒビット、Ｐビットの判定、送信準備等に
必要なりロック数を回路設計時に設定する。

送信、受信のデータはプロセッサ側伝送制＃回路１にお
いてはメモリ１１から取り出され、もしくは格納され、
Ｉ／Ｏ装置側伝送制御回路２Ａにおいては、ワードｉに
対応するアドレス線にアドレス信号がＩ／Ｏ装置側伝送
制御回路２Ａから出力されるので、それに応じて、入力
回路９から■／Ｏ装置側伝送制御回路２Ａへ入力され、
あるいは出力回路８へＩ／Ｏ装置側伝送制御回路２Ａか
ら出力される。

第２図に本発明の第２の実施例を示す。本実施例が前記
第１の実施例と異なるのは、Ｉ／Ｏ装置側伝送制御回路
２Ｂがプロセッサ側伝送制御回路１と同様にメモリ１１
を含んで構成され、さらに、入力回路９，８力回路８及
びＩ／Ｏ装置側伝送制御回路２Ｂに接続してＣＰＵ７Ｂ
が設けられている点にある。本実施例においては、送信
、受信のデータは、プロセッサ側伝送制御回路１．Ｉ／
Ｏ装置側伝送制御回路２Ｂの双方で、メモリ１１から取
り出され、もしくは格納される。分離型Ｉ／Ｏ装［［５
Ｂにおいては、入力回路９に入力する信号はＣＰＵ７Ｂ
によってＩ／Ｏ装置側伝送制御回路２Ｂのメモリ１１に
格納され、前述の手順により、プロセッサ側伝送制御回
路１のメモリ１１に順次伝送される。また、被制御対象
６に出力される信号は、ＣＰＵ７ＢによってＩ／Ｏ装置
側伝送制御回路２Ｂのメモリ１１から８力回路８に移さ
れる。つまり、本実施例の場合、前記第１の実施例に比
べると、データを保持する部分が、入出力回路８，９と
メモリ１１の２段階となっている点が異なる。

本実施例によれば、伝送制御回路にメモリが内蔵され、
上位（プロセッサ）側、下位（Ｉ／Ｏ装置ｔ）側の双方
の伝送制御回路内のメモリに、多少の時間遅延を伴うも
のの、伝送制御回路の外からはあたかも同一のデータが
格納されているかのように見えるようなデータ転送が自
動的に行われるので、前述のＣＰＵの負担が解消され、
伝送制御回路のメモリにデータを書き込むだけでデータ
が転送されると同時に、メモリからデータを読みだすの
みで必要なデータが得ら九る。この方法によりアドレス
の伝送が不要となり、伝送ビットレートに対する伝送さ
れる有意味データの比率を向上させることができた。ま
た、データ伝送は、自律的にかつ循環して行われるので
、外部回路はデータ伝送による負担が減少し、データ伝
送を意識してプログラムを組んだり、回路を設計したり
する必要がないので、プログラムや外部回路の簡略化が
可能となった。

伝送途中のある時点で、繰返し更新するデータの範囲を
変えたい場合や、緊急に特定のデータがほしいとき等に
、ＣＰＵ７Ａからの指令により、リクエストビットＲに
「１」をたて、ＤＡＴＡに新しいｉ　！ＩＩａｘの値を
載せたブロックを伝送することができる。Ｉ／Ｏ装置側
伝送制御回路２Ａあるいは２Ｂは、Ｒが「１」であるこ
とにより、ｉｍａｘの値の更新と判断して、新しいｉ　
ｍａｘ値を自己のレジスタに格納するとともに、次に送
信するブロックはワード０のブロックとし、以下、順次
ワード１．ワード２・・・のブロックを伝送する。プロ
セッサ側伝送制御回路１もＲに「１」をたてたブロック
の伝送後、ＲをｒＱＪに戻して、ワードＯの送受信から
再開する。これにより例えば、装置の起動時など大量の
データを必要とする時期が終わり、定常運転に入って必
要なデータ量が減った場合に、ｉ■ａＸ値を減らすこと
により更新するデータ数を少なくし、リアルタイム性（
応答性）を向上させることができる。また、ワードＯ＝
　ｉｍａｘのデータを重要度の高いものを若い番号に配
列しておき、重要なデータのみをリアルタイムで監視し
たい場合に、ｉ　ｍａｘを該重要なデータを含む範囲に
限定することにより、当該データの伝送直後であっても
速やかに再送させることが可能である。

第５図に、プロセッサ側伝送制御回路１のブロック図の
例を示す。これはＩ／Ｏ装置側伝送制御回路２Ｂとも共
通である。図示のプロセッサ側伝送制御回路１は、デー
タ入出力端子２５にメモリインタフェイス回路１６を介
して接続されたランダムアクセス可能なメモリ１１と、
該メモリ１１に接続されたもう１つのメモリインタフェ
イス回路１７と、該メモリインタフェイス回路１７に接
続された同期制御回路１９と、該同期制御回路１９に受
信制御回路１５を介して接続されたクロック入力端子２
４と、前記同期制御回路１９に送信制御回路１３を介し
て接続された同期クロック出力端子２２と、前記受信制
御回路１５に直並変換回路１４を介して接続されたデー
タ受信端子２３と、前記送信制御回路１３に並直変換回
路１２を介して接続されたデータ送信出力端子２１と、
前記メモリインタフェイス回路１６．１７に接続された
調停回路１８とを含んで構成されている。メモリインタ
フェイス回路１７は、前記並直変換回路１２及び直並変
換回路１４にも接続されている。また、前記メモリ１１
は、送信信号格納部１１Ａと受信信号格納部１１Ｂに区
分されている。

上記構成の伝送制御装置の動作を以下に説明する。デー
タ入出力端子２５から入力されるデータは、メモリイン
タフェイス回路１６を介してメモリ１１の送信信号格納
部１１Ａに書き込まれる。

送信信号格納部１１Ａに書き込まれたデータは、メモリ
インタフェイス回路１７を介して並直変換回路１２に送
りこまれ、直列信号に変換されたのちデータ送信出力端
子２１より送出される。この信号は同期クロック出力端
子２２より出力される送信クロックに同期している。

データ受信端子２３に入力された直列信号は、直並変換
回路１４で並列信号に変換され、メモリインタフェイス
回路１７を介してメモリ１１の受信信号格納部１１Ｂに
書き込まれる。受信信号格納部１１Ｂに書き込まれたデ
ータは、データ入出力端子２５に読呂しコマンドが入力
されると、メモリインタフェイス回路１６を介してデー
タ入出力端子２５に出力される。メモリインタフェイス
回路１６．１７の双方が同時にメモリ１１ヘアクセスし
ようとしたときは、調停回路１８の働きにより、高い優
先順位を持つ方のアクセスが先になる。

データ受信端子２３に入力される直列信号は、クロック
入力端子２４に入力されるクロック信号に同期していて
、このクロック信号を使用することにより、正しく並列
信号に変換される。データ送信出力端子２１．データ受
信端子２３の直列信号のビットレートに対して十分高い
内部クロックを使用して、非同期式伝送制御回路を構成
することも可能である。

しかし、同期クロック出力端子２２から出力されるクロ
ックの周波数と、クロック入力端子２４に入力されるク
ロックの周波数とは同一もしくは近似のものでなければ
ならない。

次に、データとメモリ１１のアドレスについて説明する
。メモリ１１はアドレス０〜３１（十進数、以下すべて
十進数表示する）の３２ワード構成として説明する。送
信信号格納部１１Ａのアドレスは０〜１５、受信信号格
納部１１Ｂのアドレスは１６〜３１である。同期制御回
路１９による初期同期化により、アドレスＯに書き込ま
れているデータが送出されている間に、同時にデータ受
信端子２３から受信されているデータは、並列変換後、
アドレス１６に書き込まれる。次にアドレスｌのデータ
が送出され、同時に受信されたデータはアドレス１７に
書き込まれる。次は、アドレス２と１８が送受のペアと
いう具合にアドレスはインクリメントされていく。予め
設定されている最終アドレス（例えばｉ　１ＩＩａｘが
／Ｏと設定されていたとするとアドレス９と２５のペア
が最終アドレスとなる）のデータ送受が完了すると、再
びアドレス０と１６のペアに戻ってデータの送出と受信
を継続する。

第６図は前記第１図のＩ／Ｏ装置側伝送制御回路２Ａの
構成の実施例を示すブロック図で、前記第５図に示され
た例に比へ、メモリ１１．メモリインタフェイス回路１
６．調停回路１８がなく、メモリインタフェイス回路１
７に接続して受信用アドレスカウンタ２７．送信用アド
レスカウンタ２８が設けられている。本伝送制御回路は
、送信用アドレスカウンタ２８の値とリードコマンドを
入出力端子２５より出力して伝送制御回路外部のレジス
タから送信データを受は取り、受は取った送信データを
同期制御回路１９．送信制御回路１３、並直変換回路１
２を経てデータ送信出力端子から出力する。データ受信
端子２３を経て受信データが入力されると、受信用アド
レスカウンタ２７の値とライトコマンドを入出力端子２
５より出力して伝送制御回路外部のレジスタへ受信デー
タを格納する。各アドレスカウンタは、その値が一度使
用されるたびにアップカウントされ、当該伝送制御回路
と対をなす伝送制御回路に内装されるアドレスカウンタ
の値も、ほぼ同期してカウントアツプする。

第７図は、第６図に示された伝送制御回路１と外部レジ
スタ２，３の接続状態を示している。本実施例によれば
、送受信データをフリップフロップ等のレジスタより授
受する場合、通信制御用のコントローラを必要とせずに
レジスタと送受信データを授受できるので、経済的にも
機能的にも冗長のない伝送制御が行える効果がある。

〔発明の効果〕

本発明によれば、伝送路下位端の所定の範囲のデータが
、伝送路上位端のメモリに定められた順序で繰返し伝送
され、伝送路上位端のメモリが、常時最新のデータに更
新されるので、データごとにアドレスを付加して伝送す
る必要がなく、伝送ビット数が減って伝送速度が向上す
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例を要部構成を示すブロッ
ク図、第２図は本発明の第２の実施例を示すブロック図
、第３図は伝送されるデータの順序を説明する概念図、
第４図は伝送されるデータの構成例を示す概念図、第５
図は本発明の伝送制御回路の実施例を示すブロック図、
第６図は本発明の伝送制御回路の他の実施例を示すブロ
ック図、第７図は第６図に示した実施例と外部メモリの
接続状態を示すブロック図である。 １・・・プロセッサ側伝送制御回路、２Ａ、２Ｂ・・・
Ｉ／Ｏ装置側伝送制御回路、３・・・伝送路、４・・・
制御装置、５Ａ、５Ｂ・・・Ｉ／Ｏ装置、６・・・被制
御対象、７Ａ、７Ｂ・・・ＣＰＵ、８・・・出力回路、
９・・入力回路、１１・・・メモリ、１２・・・並直変
換回路、１３・・・送信制御回路、１４・・・直並変換
回路、１５・・・受信制御回路、１６．１７・・・メモ
リインタフェイス回路、１８・・・調停回路、１９・・
・同期制御回路、２１・・・データ送信出力端子、２２
・・・同期クロック出力端子、データ送信端子、２４・
・・クロック入力端子、２５・・・データ入出力端子、
２７・・・受信用アドレスカウンタ、２８・・送信用ア
ドレスカウンタ、２９゜３０・・・外部レジスタ。

Claims (1)

1. 【特許請求の範囲】 １、双方向に直列信号を伝送する伝送制御回路の受信側
   に、受信信号を並列化する直並変換回路と、この直並変
   換回路の出力を順次格納するメモリを設け、伝送相手方
   の状況を随時前記メモリに更新登録し、メモリの内容を
   読み出すことにより、伝送相手方の状況を取り込むこと
   を特徴とする伝送制御回路。 ２、双方向に直列信号を伝送する伝送制御回路の送信側
   に、送信信号を格納するメモリと該メモリに格納された
   信号を格納順に取り出して直列電気信号に変換し送出す
   る並直変換回路とを設け、受信側に、受信信号を並列化
   する直並変換回路とこの直並変換回路の出力を順次格納
   するメモリとを設け、伝送相手方の状況を随時前記メモ
   リに更新登録し、メモリの内容を読み出すことにより、
   伝送相手方の状況を取り込むことを特徴とする伝送制御
   回路。 ３、双方向直列信号伝送制御回路において、送信用アド
   レスカウンタ及び受信用アドレスカウンタを備え、該回
   路に接続された外部レジスタの送信信号格納部のデータ
   を前記送信用アドレスカウンタの値に従って取り出し、
   直列電気信号に変換して送出するとともに、ほぼ同じタ
   イミングで受信端子より受信した直列電気信号を並列信
   号に変換して前記外部レジスタの受信信号格納部に前記
   受信用アドレスカウンタの値に従って順次格納し、前記
   送受信動作を予め設定された前記外部レジスタの一定の
   領域のデータに対し繰返して行われることを特徴とする
   伝送制御回路。 ４、プロセッサ及びプロセッサ側伝送制御回路を含む制
   御装置と、該制御装置から離れた位置に伝送路を介して
   設置されて該制御装置と通信する、Ｉ／Ｏ装置側伝送制
   御回路を含む分離型Ｉ／Ｏ装置とを含んでなるデータ伝
   送システムにおいて、前記プロセッサ側伝送制御回路は
   前記プロセッサに接続された送信信号格納部と受信信号
   格納部を含むランダムアクセスメモリを備え、該送信信
   号格納部のデータをアドレス順に取り出し並直変換して
   シリアル伝送するとともに、ほぼ同じタイミングで前記
   Ｉ／Ｏ装置側伝送制御回路から送出されたシリアル伝送
   データを受信して直並変換ののち前記受信信号格納部へ
   アドレス順に順次格納し、前記送受信動作が予め設定さ
   れた前記メモリの一定の領域のデータに対し繰返し継続
   して行われることを特徴とするデータ伝送システム。