JPH0566613B2 - - Google Patents
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- JPH0566613B2 JPH0566613B2 JP61174822A JP17482286A JPH0566613B2 JP H0566613 B2 JPH0566613 B2 JP H0566613B2 JP 61174822 A JP61174822 A JP 61174822A JP 17482286 A JP17482286 A JP 17482286A JP H0566613 B2 JPH0566613 B2 JP H0566613B2
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- JP
- Japan
- Prior art keywords
- data
- interface circuit
- line
- ack signal
- data transmission
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はポケツトコンピユータ等に使用されて
いる一方向性データ転送インタフエイス回路と互
換性を持たせた双方向性のデータ転送インタフエ
イス回路の制御装置に関する。
いる一方向性データ転送インタフエイス回路と互
換性を持たせた双方向性のデータ転送インタフエ
イス回路の制御装置に関する。
（従来技術とその問題点）
一般に、ポケツトコンピユータからそれに接続
されるプリンタへのデータ転送には、ビツト単位
でシリアルにデータのやり取りをするシリアルハ
ンドシエイク方式により行なわれている。
されるプリンタへのデータ転送には、ビツト単位
でシリアルにデータのやり取りをするシリアルハ
ンドシエイク方式により行なわれている。
従来より、ポケツトコンピユータに使用されて
いるシリアルハンドシエイク方式では、第１１図
に示すように、ポケツトコンピユータ側のインタ
フエイス回路１とそのプリンタ側のインタフエイ
ス回路２とが、次に述べるBUSY信号ライン３
と、ACK信号ライン４と、データ（Data）伝送
ライン５とにより相互に接続される。上記
BUSY信号ライン３は、ポケツトコンピユータ
の中央演算処理装置（以下、CPUと略記する。）
がデータ出力状態であることを示すBUSY信号
を上記ポケツトコンピユータ側からプリンタ側に
伝送する。また、上記ACK信号ライン４は、上
記BUSY信号を受けたプリンタが上記CPUから
のデータの取込みが可能であることを示すACK
信号をプリンタ側からポケツトコンピユータ側に
伝送する。さらに、上記データ伝送ライン５は、
ポケツトコンピユータ側からプリンタ側にデータ
IB1を伝送する。
いるシリアルハンドシエイク方式では、第１１図
に示すように、ポケツトコンピユータ側のインタ
フエイス回路１とそのプリンタ側のインタフエイ
ス回路２とが、次に述べるBUSY信号ライン３
と、ACK信号ライン４と、データ（Data）伝送
ライン５とにより相互に接続される。上記
BUSY信号ライン３は、ポケツトコンピユータ
の中央演算処理装置（以下、CPUと略記する。）
がデータ出力状態であることを示すBUSY信号
を上記ポケツトコンピユータ側からプリンタ側に
伝送する。また、上記ACK信号ライン４は、上
記BUSY信号を受けたプリンタが上記CPUから
のデータの取込みが可能であることを示すACK
信号をプリンタ側からポケツトコンピユータ側に
伝送する。さらに、上記データ伝送ライン５は、
ポケツトコンピユータ側からプリンタ側にデータ
IB1を伝送する。
上記ポケツトコンピユータ側のインタフエイス
回路１とプリンタ側のインタフエイス回路２との
間における一方向性データ転送シリアルハンドシ
エイクは、第１２図にその動作タイミングを示す
ように、 CPUがデータ出力状態になるとBUSY信号
を出す。
回路１とプリンタ側のインタフエイス回路２との
間における一方向性データ転送シリアルハンドシ
エイクは、第１２図にその動作タイミングを示す
ように、 CPUがデータ出力状態になるとBUSY信号
を出す。
BUSY信号を受けたインタフエイス回路２
はデータの取り込み可能であるACK信号を出
しデータを取り込む。
はデータの取り込み可能であるACK信号を出
しデータを取り込む。
取り込み完了終了後BUSY信号を“Low”
にしてデータ信号の出力を停止させる。
にしてデータ信号の出力を停止させる。
この〜のステツプをくり返すことで、一方
向性のデータ転送を行なう。
向性のデータ転送を行なう。
このシリアルハンドシエイク方式は一方向性で
あり、プリンタ等の出力デバイスにしか接続する
ことができない。従つて、データレコーダなどの
双方向性デバイスを接続するためには、別の双方
向性インタフエイス回路を設ける必要がある。
あり、プリンタ等の出力デバイスにしか接続する
ことができない。従つて、データレコーダなどの
双方向性デバイスを接続するためには、別の双方
向性インタフエイス回路を設ける必要がある。
第１３図はこのような双方向性インタフエイス
方式を示すものであり、ポケツトコンピユータ側
のインタフエイス回路１とデータレコーダ側のイ
ンタフエイス回路２′とは、上記と同じBUSY信
号ライン３、ACK信号ライン４、データ転送ラ
イン５により相互に接続されるとともに、これら
の各信号ラインと信号の伝送方向が逆のいま一組
のBUS信号ライン３′、ACK信号ライン４′、デ
ータ伝送ライン５′により相互に接続される。
方式を示すものであり、ポケツトコンピユータ側
のインタフエイス回路１とデータレコーダ側のイ
ンタフエイス回路２′とは、上記と同じBUSY信
号ライン３、ACK信号ライン４、データ転送ラ
イン５により相互に接続されるとともに、これら
の各信号ラインと信号の伝送方向が逆のいま一組
のBUS信号ライン３′、ACK信号ライン４′、デ
ータ伝送ライン５′により相互に接続される。
この方式を使用することにより、データレコー
ダ等の双方向性のデバイスが接続できるようにな
る。しかし、この方式では、従来より使用されて
いるインタフエイス方式と信号線等が異なるた
め、従来より使用して来たデバイスを接続するこ
とが出来ないという問題があつた。
ダ等の双方向性のデバイスが接続できるようにな
る。しかし、この方式では、従来より使用されて
いるインタフエイス方式と信号線等が異なるた
め、従来より使用して来たデバイスを接続するこ
とが出来ないという問題があつた。
そこで、従来のインタフエイスと双方向性イン
タフエイスとを２つ設けることが考えられるが、
２種類のインタフエイスを設けると、コネクタ部
が多く複雑になるばかりでなく、接続するデバイ
スに応じてコネクタ部を変える必要があり、使い
にくくなる。また、小形化の点からも具合が悪か
つた。
タフエイスとを２つ設けることが考えられるが、
２種類のインタフエイスを設けると、コネクタ部
が多く複雑になるばかりでなく、接続するデバイ
スに応じてコネクタ部を変える必要があり、使い
にくくなる。また、小形化の点からも具合が悪か
つた。
本発明の目的は、一方向性データ転送ハンドシ
エイクに使用される信号伝送ラインを使用して双
方向性データ転送を行なうようにした双方向性の
データ転送インタフエイス回路の制御装置を提供
することである。
エイクに使用される信号伝送ラインを使用して双
方向性データ転送を行なうようにした双方向性の
データ転送インタフエイス回路の制御装置を提供
することである。
（問題点を解決するための手段）
このため本発明は、コンピユータ本体に接続さ
れる周辺装置の入出力インタフエイス回路に、 コンピユータ本体の中央演算処理装置がデータ
の出力状態であることを示すBUSY信号を上記
コンピユータ本体から周辺装置側に伝送する
BUSY信号ラインと、 上記BUSY信号を受けた周辺装置が上記中央
演算処理装置からのデータの取込みが可能である
ことを示すACK信号を周辺装置からコンピユー
タ本体側に伝送するACK信号ラインと、 上記コンピユータ本体からその周辺装置へデー
タの伝送を行なうデータ伝送ラインと で接続されてなるコンピユータ本体側のデータ転
送インタフエイス回路の制御装置であつて、 上記コンピユータ本体側のデータ転送インタフ
エイス回路がコンピユータ本体からのデータを上
記データ伝送ラインとコンピユータ本体側の上記
データ転送インタフエイス回路との接続端へデー
タを伝送するデータ送信用線路と、上記接続端か
らコンピユータ本体側へデータを伝送するデータ
受信用線路と、データ送信用線路から上記接続端
へのデータの伝送をオン、オフするデータ送信ス
イツチング手段と、上記接続端からデータ受信用
線路へのデータの伝送をオン、オフするデータ受
信スイツチング手段とを備え、上記ACK信号ラ
インにACK信号があるときに、上記データ送信
スイツチング手段をオフさせるとともに、上記デ
ータ受信スイツチング手段をオンさせて、周辺装
置から上記データ伝送ラインを通して伝送される
データを上記データ受信用線路へ供給するように
したことを特徴とするものである。
れる周辺装置の入出力インタフエイス回路に、 コンピユータ本体の中央演算処理装置がデータ
の出力状態であることを示すBUSY信号を上記
コンピユータ本体から周辺装置側に伝送する
BUSY信号ラインと、 上記BUSY信号を受けた周辺装置が上記中央
演算処理装置からのデータの取込みが可能である
ことを示すACK信号を周辺装置からコンピユー
タ本体側に伝送するACK信号ラインと、 上記コンピユータ本体からその周辺装置へデー
タの伝送を行なうデータ伝送ラインと で接続されてなるコンピユータ本体側のデータ転
送インタフエイス回路の制御装置であつて、 上記コンピユータ本体側のデータ転送インタフ
エイス回路がコンピユータ本体からのデータを上
記データ伝送ラインとコンピユータ本体側の上記
データ転送インタフエイス回路との接続端へデー
タを伝送するデータ送信用線路と、上記接続端か
らコンピユータ本体側へデータを伝送するデータ
受信用線路と、データ送信用線路から上記接続端
へのデータの伝送をオン、オフするデータ送信ス
イツチング手段と、上記接続端からデータ受信用
線路へのデータの伝送をオン、オフするデータ受
信スイツチング手段とを備え、上記ACK信号ラ
インにACK信号があるときに、上記データ送信
スイツチング手段をオフさせるとともに、上記デ
ータ受信スイツチング手段をオンさせて、周辺装
置から上記データ伝送ラインを通して伝送される
データを上記データ受信用線路へ供給するように
したことを特徴とするものである。
（作用）
本発明において、コンピユータ本体側からその
周辺装置へのデータ転送は、第１２図において説
明した〜のステツプによる従来の一方向性デ
ータ転送ハンドシエイク方式により行なう。ま
た、上記周辺装置側からコンピユータ本体側へ
は、第１０図に示すように、 周辺装置がデータ出力状態になるとACK信
号を出す。
周辺装置へのデータ転送は、第１２図において説
明した〜のステツプによる従来の一方向性デ
ータ転送ハンドシエイク方式により行なう。ま
た、上記周辺装置側からコンピユータ本体側へ
は、第１０図に示すように、 周辺装置がデータ出力状態になるとACK信
号を出す。
ACK信号を受けたCPUは、データの受け入
れ可能であるBUSY信号を出しデータを取り
込む。
れ可能であるBUSY信号を出しデータを取り
込む。
取り込み完了後、ACK信号を“Low”にし
て、データ信号の出力を停止させる。
て、データ信号の出力を停止させる。
この〜をくり返すことで周辺装置側からデ
ータが取り込まれる。
ータが取り込まれる。
このように、CPUと周辺装置間のプロトコル
により〜のくり返しおよび〜のくり返し
により、双方向性データ転送が可能となる。
により〜のくり返しおよび〜のくり返し
により、双方向性データ転送が可能となる。
この〜のくり返しには、コンピユータ本体
側に入力ポートと制御回路を追加することで可能
となる。
側に入力ポートと制御回路を追加することで可能
となる。
（実施例）
以下、添付の図面を参照して本発明の実施例を
説明する。
説明する。
ポケツトコンピユータとそれに接続して使用さ
れるデータレコーダ等のデバイスとの間の双方向
性データ転送に本発明を適用した実施例を第１図
に示す。
れるデータレコーダ等のデバイスとの間の双方向
性データ転送に本発明を適用した実施例を第１図
に示す。
第１図において、ポケツトコンピユータ１１の
CPU１２は、与えられたプログラムにより各種
制御処理を行なう。このポケツトコンピユータ１
１のROM１３は、システムプログラムなどのシ
ステム制御プログラムやキヤラクタパターンデー
タ等を記憶している。また、RAM１４はユーザ
プログラム、演算データ、通信データ等を記憶し
ている。ポケツトコンピユータ１１側のインタフ
エイス回路１５は、CPU１２からの制御命令に
従つて各種信号を出力し、次に述べるポケツトコ
ンピユータ１１に接続されるデバイス１６側のイ
ンタフエイス回路１７との間で双方向性のデータ
の転送を行なう。
CPU１２は、与えられたプログラムにより各種
制御処理を行なう。このポケツトコンピユータ１
１のROM１３は、システムプログラムなどのシ
ステム制御プログラムやキヤラクタパターンデー
タ等を記憶している。また、RAM１４はユーザ
プログラム、演算データ、通信データ等を記憶し
ている。ポケツトコンピユータ１１側のインタフ
エイス回路１５は、CPU１２からの制御命令に
従つて各種信号を出力し、次に述べるポケツトコ
ンピユータ１１に接続されるデバイス１６側のイ
ンタフエイス回路１７との間で双方向性のデータ
の転送を行なう。
デバイス１６側のコントローラ（以下DCUと
略記する。）１８はCPU１２よりインタフエイス
回路１５，１７を通して受けたコマンドにより、
後述するROM１９をアクセスし、ROM１９に
記憶されているプログラムに従つてデバイス１６
の制御を行なう。上記ROM１９はCPU１２より
送られてくるコマンドに対応した処理プログラム
を記憶している。RAM２１は通信データやDCU
１８の処理データ等を記憶する。双方向性デバイ
ス（本実施例ではデイスク）２２は、DCU１８
により制御され、データやプログラム等の記憶保
存を行なう。
略記する。）１８はCPU１２よりインタフエイス
回路１５，１７を通して受けたコマンドにより、
後述するROM１９をアクセスし、ROM１９に
記憶されているプログラムに従つてデバイス１６
の制御を行なう。上記ROM１９はCPU１２より
送られてくるコマンドに対応した処理プログラム
を記憶している。RAM２１は通信データやDCU
１８の処理データ等を記憶する。双方向性デバイ
ス（本実施例ではデイスク）２２は、DCU１８
により制御され、データやプログラム等の記憶保
存を行なう。
なお、２３はポケツトコンピユータ１１側に配
置されているキーボードで、ユーザからの入力デ
ータ、コマンドをCPU１２に伝える。２４はデ
イスプレイユニツトで、データ等の表示を行ない
ユーザに見えるようにする。
置されているキーボードで、ユーザからの入力デ
ータ、コマンドをCPU１２に伝える。２４はデ
イスプレイユニツトで、データ等の表示を行ない
ユーザに見えるようにする。
上記ポケツトコンピユータ１１側のインタフエ
イス回路１５と、デバイス１６側のインタフエイ
ス回路１７とは、次に説明するXout信号ライン
２６と、BUSY信号ライン２７と、ACK信号ラ
イン２８と、双方向性のデータ伝送ライン２９と
により相互に接続される。
イス回路１５と、デバイス１６側のインタフエイ
ス回路１７とは、次に説明するXout信号ライン
２６と、BUSY信号ライン２７と、ACK信号ラ
イン２８と、双方向性のデータ伝送ライン２９と
により相互に接続される。
上記Xout信号ライン２６は、ポケツトコンピ
ユータ１１がそれに接続された複数のデバイスの
うち、指定されたデバイス１６をアクセスする前
に、デバイス１６の指定を行なうことを示す
Xout信号をインタフエイス回路１５からインタ
フエイス回路１７に伝送する。
ユータ１１がそれに接続された複数のデバイスの
うち、指定されたデバイス１６をアクセスする前
に、デバイス１６の指定を行なうことを示す
Xout信号をインタフエイス回路１５からインタ
フエイス回路１７に伝送する。
一方、上記BUSY信号ライン２７は、CPU１
２がデータ出力状態であることを示すBUSY信
号をインタフエイス回路１５からインタフエイス
回路１７に伝送する。
２がデータ出力状態であることを示すBUSY信
号をインタフエイス回路１５からインタフエイス
回路１７に伝送する。
また、上記ACK信号ライン２８は、上記
BUSY信号を受けたデバイス１６がCPU１２か
らのデータの取込みが可能であることを示す
ACK信号を、上記とは逆に、インタフエイス回
路１７からインタフエイス回路１５に伝送する。
BUSY信号を受けたデバイス１６がCPU１２か
らのデータの取込みが可能であることを示す
ACK信号を、上記とは逆に、インタフエイス回
路１７からインタフエイス回路１５に伝送する。
さらに、上記データ伝送ライン２９は、ポケツ
トコンピユータ１１とデバイス１６との間でやり
取りされるデータIB1，IB2を伝送する。
トコンピユータ１１とデバイス１６との間でやり
取りされるデータIB1，IB2を伝送する。
なお、上記データ伝送ライン２９を双方向性と
するため、ポケツトコンピユータ１１のインタフ
エイス回路１５にはデータ入力端子２０を設ける
とともに、第２図に示すように、ダイオードD1，
D2、トランジスタTr1，Tr2、および抵抗R1，
R2，R3からなる制御回路３１を設けてある。こ
の制御回路３１のトランジスタTr1，Tr2は、イ
ンタフエイス回路１７からACK信号が入力する
とオンし、デバイス１６のインタフエイス回路１
７側からポケツトコンピユータ１１のインタフエ
イス側のデータ受信用線路５１にデータIB2を伝
送する。
するため、ポケツトコンピユータ１１のインタフ
エイス回路１５にはデータ入力端子２０を設ける
とともに、第２図に示すように、ダイオードD1，
D2、トランジスタTr1，Tr2、および抵抗R1，
R2，R3からなる制御回路３１を設けてある。こ
の制御回路３１のトランジスタTr1，Tr2は、イ
ンタフエイス回路１７からACK信号が入力する
とオンし、デバイス１６のインタフエイス回路１
７側からポケツトコンピユータ１１のインタフエ
イス側のデータ受信用線路５１にデータIB2を伝
送する。
この場合、上記データIB2の伝送中は、ACK信
号は“High”となつており、上記のように、ト
ランジスタTr1，Tr2はオンしている。
号は“High”となつており、上記のように、ト
ランジスタTr1，Tr2はオンしている。
これに対し、ポケツトコンピユータ１１側から
デバイス１６側にデータIB1が伝送される場合
は、デバイス１６側のコントローラ１８は上記
ACK信号を出力した後、ポケツトコンピユータ
１１側からデバイス１７側へデータ送信用線路５
２の上記データIB1が出力する前に、上記ACK信
号を“Low”として、上記トランジスタTr1，
Tr2をオフとする。
デバイス１６側にデータIB1が伝送される場合
は、デバイス１６側のコントローラ１８は上記
ACK信号を出力した後、ポケツトコンピユータ
１１側からデバイス１７側へデータ送信用線路５
２の上記データIB1が出力する前に、上記ACK信
号を“Low”として、上記トランジスタTr1，
Tr2をオフとする。
第１図のポケツトコンピユータ１１は、プログ
ラム実行中などにデバイス１６のリードまたはラ
イト命令が与えられると第３図のフローチヤート
の各ステツプを実行し、複数のデバイスから所望
のデバイス１６を指定する。DCU１８はデバイ
スコードにより、そのデバイス１６が指定された
か否かを判別し、指定されていればアクテブ状態
となる。
ラム実行中などにデバイス１６のリードまたはラ
イト命令が与えられると第３図のフローチヤート
の各ステツプを実行し、複数のデバイスから所望
のデバイス１６を指定する。DCU１８はデバイ
スコードにより、そのデバイス１６が指定された
か否かを判別し、指定されていればアクテブ状態
となる。
そして、第４図のフローチヤートにて、CPU
１２はデバイス１６にデータのリードもしくはラ
イトのコマンドを出力する。
１２はデバイス１６にデータのリードもしくはラ
イトのコマンドを出力する。
ライト命令の場合、ポケツトコンピユータ１１
はコマンド送出後、続いてデータを送出する。デ
バイス１６はデータを受信する。この処理は第５
図に示すフローチヤートにより送なわれる。
はコマンド送出後、続いてデータを送出する。デ
バイス１６はデータを受信する。この処理は第５
図に示すフローチヤートにより送なわれる。
リード命令の場合、ポケツトコンピユータ１１
はコマンド送出後、受信状態になり、データの受
信を行なう。デバイス１６はコマンドを受信する
と送受状態になりデータを送信する。この処理は
第６図に示すフローチヤートにより行なわれる。
はコマンド送出後、受信状態になり、データの受
信を行なう。デバイス１６はコマンドを受信する
と送受状態になりデータを送信する。この処理は
第６図に示すフローチヤートにより行なわれる。
なお、本実施例において、デバイスコードを送
る時はシリアルデータで送つている。これはデバ
イスとして接続されるものの中にプリンタがあ
り、このプリンタは処理速度が遅く、端子数の少
ないシリアル転送方向が一般的に使用されてお
り、プリンタ接続する場合は、シリアルインタフ
エイスとして使い、デバイスコードを送る場合も
同様にシリアルインタフエイスとして作用させる
必要があるためである。
る時はシリアルデータで送つている。これはデバ
イスとして接続されるものの中にプリンタがあ
り、このプリンタは処理速度が遅く、端子数の少
ないシリアル転送方向が一般的に使用されてお
り、プリンタ接続する場合は、シリアルインタフ
エイスとして使い、デバイスコードを送る場合も
同様にシリアルインタフエイスとして作用させる
必要があるためである。
次に、第１図において、ポケツトコンピユータ
１１とそれに接続されるデバイス１６との双方向
性データ転送について、第３図ないし第６図のフ
ローチヤートおよび第８図ないし第１０図のタイ
ミングチヤートを参照して説明する。
１１とそれに接続されるデバイス１６との双方向
性データ転送について、第３図ないし第６図のフ
ローチヤートおよび第８図ないし第１０図のタイ
ミングチヤートを参照して説明する。
［デバイスの指定処理］
ポケツトコンピユータ１１は、それに接続され
たデバイス１６をアクセスする前に、第３図に示
すフローチヤートの各ステツプを実行し、デバイ
スの指定処理を実行する。このデバイスの指定処
理のタイミングチヤートは第７図に示されてい
る。
たデバイス１６をアクセスする前に、第３図に示
すフローチヤートの各ステツプを実行し、デバイ
スの指定処理を実行する。このデバイスの指定処
理のタイミングチヤートは第７図に示されてい
る。
このデバイスの指定処理時、ポケツトコンピユ
ータ１１は、第３図に示すように、ステツプ101
にて、デバイスの指定を行なうことを示すXout
信号を“Ｈ”にする。各デバイスはそれを受け
て、ステツプ201、202を実行し、ACK信号を
“Ｈ”にする。ポケツトコンピユータ１１はACK
信号が“Ｈ”にならなければDCU１８が接続さ
れていないものと見なす（ステツプ102、111）。
ータ１１は、第３図に示すように、ステツプ101
にて、デバイスの指定を行なうことを示すXout
信号を“Ｈ”にする。各デバイスはそれを受け
て、ステツプ201、202を実行し、ACK信号を
“Ｈ”にする。ポケツトコンピユータ１１はACK
信号が“Ｈ”にならなければDCU１８が接続さ
れていないものと見なす（ステツプ102、111）。
ステツプ102にて、ACK信号が“Ｈ”になる
と、CPU１２はステツプ103〜108を実行し、各
デバイスにより異なるコード、デバイスコード
（８ビツト）をシリアルに出力し、DCU１８は、
ステツプ203ないし207を実行し、これを受け取
る。デバイスコードを送り終ると、CPU１２は
Xoutを“Ｌ”にして、DCU１８のACK信号を見
る（ステツプ109、110）。
と、CPU１２はステツプ103〜108を実行し、各
デバイスにより異なるコード、デバイスコード
（８ビツト）をシリアルに出力し、DCU１８は、
ステツプ203ないし207を実行し、これを受け取
る。デバイスコードを送り終ると、CPU１２は
Xoutを“Ｌ”にして、DCU１８のACK信号を見
る（ステツプ109、110）。
一方、デバイスコードの送信中、DCU１８は、
ステツプ203ないし207からさらに208ないし211を
実行し、送られてきたデバイスコードが自分自身
のコードか否か判別し、そうであればACK信号
を“Ｈ”にしそうでなければACK信号を“Ｌ”
にする。
ステツプ203ないし207からさらに208ないし211を
実行し、送られてきたデバイスコードが自分自身
のコードか否か判別し、そうであればACK信号
を“Ｈ”にしそうでなければACK信号を“Ｌ”
にする。
ポケツトコンピユータ１１はこのACK信号に
より指定したデバイス１６が接続されているか認
識でき、DCU１８は、自分が指定されたことを
認識し、アクテイブ状態となる。
より指定したデバイス１６が接続されているか認
識でき、DCU１８は、自分が指定されたことを
認識し、アクテイブ状態となる。
［コマンドの判定］
上記のように、DCU１８がアクテイブ状態と
なると、CPU１２は、第４図に示すように、デ
バイス１６にデータのリードもしくはライトのコ
マンドを出力する。
なると、CPU１２は、第４図に示すように、デ
バイス１６にデータのリードもしくはライトのコ
マンドを出力する。
CPU１２がステツプ112にて、ライトのコマン
ドを送信すると、DCU１８は、ステツプ212にて
このコマンドを受信し、ステツプ213にて、この
コマンドがライトであると判定し、ステツプ214
にてデータを受信する。このとき、CPU１２側
では、ステツプ113からステツプ114を実行し、デ
ータを送信する。
ドを送信すると、DCU１８は、ステツプ212にて
このコマンドを受信し、ステツプ213にて、この
コマンドがライトであると判定し、ステツプ214
にてデータを受信する。このとき、CPU１２側
では、ステツプ113からステツプ114を実行し、デ
ータを送信する。
一方、CPU１２がステツプ112にて、リードの
コマンドを送信すると、DCU１８は、ステツプ
212、213からステツプ215を実行し、データを送
信する。このときCPU１２側では、ステツプ
113、115を実行し、データを受信する。［ポケツ
トコンピユータよりのデータ転送］ ポケツトコンピユータ１１よりのデータ転送
は、第５図に示すフローチヤートのステツプ116
ないし120およびステツプ216ないし220を実行す
ることにより行なわれる。このポケツトコンピユ
ータ１１よりのデータ転送処理のタイミングチヤ
ートは第８図に図示されている。
コマンドを送信すると、DCU１８は、ステツプ
212、213からステツプ215を実行し、データを送
信する。このときCPU１２側では、ステツプ
113、115を実行し、データを受信する。［ポケツ
トコンピユータよりのデータ転送］ ポケツトコンピユータ１１よりのデータ転送
は、第５図に示すフローチヤートのステツプ116
ないし120およびステツプ216ないし220を実行す
ることにより行なわれる。このポケツトコンピユ
ータ１１よりのデータ転送処理のタイミングチヤ
ートは第８図に図示されている。
ポケツトコンピユータ１１は、ステツプ116に
て転送すべきデータをデータ伝送ライン２９に出
力し、BUSY信号を“Ｈ”にする、デバイス１
６はBUSY信号を受けてステツプ216からステツ
プ217を実行し、データを取り込み、ACK信号を
“Ｈ”にする。このACK信号が一定時間経過して
も“Ｈ”にならない場合、ポケツトコンピユータ
１１のCPU１２はエラーとして処理を行なう
（ステツプ117、118）。
て転送すべきデータをデータ伝送ライン２９に出
力し、BUSY信号を“Ｈ”にする、デバイス１
６はBUSY信号を受けてステツプ216からステツ
プ217を実行し、データを取り込み、ACK信号を
“Ｈ”にする。このACK信号が一定時間経過して
も“Ｈ”にならない場合、ポケツトコンピユータ
１１のCPU１２はエラーとして処理を行なう
（ステツプ117、118）。
ACK信号が“Ｈ”になると、ステツプ119にて
BUSY信号を“Ｌ”に戻し、ステツプ120にて転
送が終りか否かを判断し、終りでなけれ最初に戻
る。一方、デバイス１６は、ACK信号を“Ｌ”
にもどして転送が終りでなければ最初にもどる
（ステツプ218、219、220）。
BUSY信号を“Ｌ”に戻し、ステツプ120にて転
送が終りか否かを判断し、終りでなけれ最初に戻
る。一方、デバイス１６は、ACK信号を“Ｌ”
にもどして転送が終りでなければ最初にもどる
（ステツプ218、219、220）。
この実施例では、データは４ビツトパラレルで
送つている。このため１バイト（８ビツト）のデ
ータを送るためには第５図の処理で２回ループす
ることになる。
送つている。このため１バイト（８ビツト）のデ
ータを送るためには第５図の処理で２回ループす
ることになる。
データの転送が終りの時はループより出て転送
処理を終る。従来はシリアルで転送されており制
御上方の伝達を行なつていた線をデータ信号ライ
ンとすることにより４ビツトパラレルの信号が伝
送できる。
処理を終る。従来はシリアルで転送されており制
御上方の伝達を行なつていた線をデータ信号ライ
ンとすることにより４ビツトパラレルの信号が伝
送できる。
［デバイスよりのデータ転送］
デバイス１６側よりのデータ転送は、第６図に
示すフローチヤートの各ステツプを実行すること
により行なわれる。このデバイス１６よりのデー
タ転送処理のタイミングチヤートは第９図に示さ
れている。
示すフローチヤートの各ステツプを実行すること
により行なわれる。このデバイス１６よりのデー
タ転送処理のタイミングチヤートは第９図に示さ
れている。
デバイス１６はポケツトコンピユータ１１より
“データ送信せよ”というコマンドを受け取つた
時のみデータをポケツトコンピユータ１１に送り
出すことができる。
“データ送信せよ”というコマンドを受け取つた
時のみデータをポケツトコンピユータ１１に送り
出すことができる。
データを出力するに当り、デバイス１６は、ス
テツプ221にてACK信号を“Ｈ”にしてデータを
出力する。ポケツトコンピユータ１１側では
ACK信号が一定時間たつても“Ｈ”にならない
ときはエラーとして処理を行なう（ステツプ121、
126）。
テツプ221にてACK信号を“Ｈ”にしてデータを
出力する。ポケツトコンピユータ１１側では
ACK信号が一定時間たつても“Ｈ”にならない
ときはエラーとして処理を行なう（ステツプ121、
126）。
ACK信号が“Ｈ”になるとポケツトコンピユ
ータ１１は、ステツプ122にてデータを取り込み、
BUSY信号を“Ｈ”にする。デバイス１６側で
はBUSY信号が“Ｈ”になるとACK信号を“Ｌ”
に戻し、データの転送が終りか否かを判別し、終
りであれば処理をぬける（ステツプ222、223、
224）。データの転送が終りでなければステツプ
221に戻り、次のデータを出力し、ACK信号を
“Ｈ”にする。
ータ１１は、ステツプ122にてデータを取り込み、
BUSY信号を“Ｈ”にする。デバイス１６側で
はBUSY信号が“Ｈ”になるとACK信号を“Ｌ”
に戻し、データの転送が終りか否かを判別し、終
りであれば処理をぬける（ステツプ222、223、
224）。データの転送が終りでなければステツプ
221に戻り、次のデータを出力し、ACK信号を
“Ｈ”にする。
一方、ポケツトコンピユータ１１側では、ステ
ツプ123にて、ACK信号が“Low”であるか否か
を判定し、“Low”であれば、ステツプ124にて
BUSY信号を“Ｌ”に戻し、データ転送終りで
あればステツプ125にて処理をぬける。終りでな
ければ、ステツプ121に戻り、ACK信号が“Ｈ”
になるのをまち次のデータを取り込む。
ツプ123にて、ACK信号が“Low”であるか否か
を判定し、“Low”であれば、ステツプ124にて
BUSY信号を“Ｌ”に戻し、データ転送終りで
あればステツプ125にて処理をぬける。終りでな
ければ、ステツプ121に戻り、ACK信号が“Ｈ”
になるのをまち次のデータを取り込む。
（発明の効果）
本発明によれば、コンピユータ本体からその周
辺装置への一方向性データ転送ハンドシエイク方
式において使用される信号送信ラインがそのまま
双方向性データ転送に使用されるので、データ転
送信号を双方向性では、一方向性の２倍の信号が
必要なところを一方向性の信号数で双方向性にす
ることが可能となる。
辺装置への一方向性データ転送ハンドシエイク方
式において使用される信号送信ラインがそのまま
双方向性データ転送に使用されるので、データ転
送信号を双方向性では、一方向性の２倍の信号が
必要なところを一方向性の信号数で双方向性にす
ることが可能となる。
第１図は本発明に係るデータ転送インタフエイ
ス回路の制御装置の一実施例のブロツク図、第２
図は第１図の要部の詳細を示すブロツク図、第３
図、第４図、第５図および第６図は第１図の実施
例の動作を示すフローチヤート、第７図、第８図
および第９図は夫々第１図の実施例の動作を示す
タイミングチヤート、第１０図は本発明の周辺装
置からコンピユータ本体側へのデータの転送時の
作用を説明するためのタイミングチヤート、第１
１図は従来の一方向性データ転送方式の説明図、
第１２図は第１１図の一方向性データ転送方式に
よる信号伝送のタイミングチヤート、第１３図は
従来の双方向性データ転送方式の説明図である。 １２……CPU、１５，１７……インタフエイ
ス回路、１６……デバイス、１８……コントロー
ラ（DCU）、２０……データ入力端子、２７……
BUSY信号ライン、２８……ACK信号ライン、
２９……データ伝送ライン、３１……制御回路、
５１……データ受信用線路、５２……データ送信
用線路。
ス回路の制御装置の一実施例のブロツク図、第２
図は第１図の要部の詳細を示すブロツク図、第３
図、第４図、第５図および第６図は第１図の実施
例の動作を示すフローチヤート、第７図、第８図
および第９図は夫々第１図の実施例の動作を示す
タイミングチヤート、第１０図は本発明の周辺装
置からコンピユータ本体側へのデータの転送時の
作用を説明するためのタイミングチヤート、第１
１図は従来の一方向性データ転送方式の説明図、
第１２図は第１１図の一方向性データ転送方式に
よる信号伝送のタイミングチヤート、第１３図は
従来の双方向性データ転送方式の説明図である。 １２……CPU、１５，１７……インタフエイ
ス回路、１６……デバイス、１８……コントロー
ラ（DCU）、２０……データ入力端子、２７……
BUSY信号ライン、２８……ACK信号ライン、
２９……データ伝送ライン、３１……制御回路、
５１……データ受信用線路、５２……データ送信
用線路。
Claims (1)
- 【特許請求の範囲】 １ コンピユータ本体に接続される周辺装置の入
出力インタフエイス回路に、 コンピユータ本体の中央演算処理装置がデータ
の出力状態であることを示すBUSY信号を上記
コンピユータ本体から周辺装置側に伝送する
BUSY信号ラインと、 上記BUSY信号を受けた周辺装置が上記中央
演算処理装置からのデータの取込みが可能である
ことを示すACK信号を周辺装置からコンピユー
タ本体側に伝送するACK信号ラインと、 上記コンピユータ本体からその周辺装置へデー
タの伝送を行なうデータ伝送ラインと で接続されてなるコンピユータ本体側のデータ転
送インタフエイス回路の制御装置であつて、 上記コンピユータ本体側のデータ転送インタフ
エイス回路がコンピユータ本体からのデータを上
記データ伝送ラインとコンピユータ本体側の上記
データ転送インタフエイス回路との接続端へデー
タを伝送するデータ送信用線路と、上記接続端か
らコンピユータ本体側へデータを伝送するデータ
受信用線路と、データ送信用線路から上記接続端
へのデータの伝送をオン、オフするデータ送信ス
イツチング手段と、上記接続端からデータ受信用
線路へのデータの伝送をオン、オフするデータ受
信スイツチング手段とを備え、上記ACK信号ラ
インにACK信号があるときに、上記データ送信
スイツチング手段をオフさせるとともに、上記デ
ータ受信スイツチング手段をオンさせて、周辺装
置から上記データ伝送ラインを通して伝送される
データを上記データ受信用線路へ供給するように
したことを特徴とするデータ転送インタフエイス
回路の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174822A JPS6329871A (ja) | 1986-07-24 | 1986-07-24 | データ転送インタフェイス回路の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174822A JPS6329871A (ja) | 1986-07-24 | 1986-07-24 | データ転送インタフェイス回路の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6329871A JPS6329871A (ja) | 1988-02-08 |
| JPH0566613B2 true JPH0566613B2 (ja) | 1993-09-22 |
Family
ID=15985269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174822A Granted JPS6329871A (ja) | 1986-07-24 | 1986-07-24 | データ転送インタフェイス回路の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329871A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496135A (ja) * | 1990-08-08 | 1992-03-27 | Mitsubishi Electric Corp | 計算機システム |
| JP4341043B2 (ja) | 1995-03-06 | 2009-10-07 | 真彦 久野 | Ｉ／ｏ拡張装置，外部記憶装置，この外部記憶装置へのアクセス方法及び装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147731A (en) * | 1981-03-09 | 1982-09-11 | Meidensha Electric Mfg Co Ltd | Common use device for interface |
-
1986
- 1986-07-24 JP JP61174822A patent/JPS6329871A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6329871A (ja) | 1988-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |