JPH04178852A - 共有メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、複数のデバイスによって共通にアクセスさ
れる共有メモリの制御方式に関するものである。

［従来の技術〕 １つの主記憶装置を共有する複数のＣＰＬＩを１つのオ
ペレーティングシステムが制御する共有メモリ結合型マ
ルチプロセッサシステムは、大型計算機で広（利用され
ている。

ところで、上記システムにより各プロセッサを効率よく
動作させるためには、メモリアクセスに対する各プロセ
ッサの競合制御と競合時の待ち時間によるプロセッサ動
作効率の低下を防ぐ必要がある。

そこで、大型計算機等で行われているメモリ密結合方式
では、メモリを独立動作可能なバンクに分け、かつクロ
スポイントスイッチを設けて、複数個のＣＰＵとメモリ
バンクが同時に並行動作できるようにして競合の発生率
を減らしている。

［発明が解決しようとする課題１ この方式では、クロスポイントスイッチ部が大型化して
高価な装置となってしまう問題点があった。

この発明は、上記の問題点を解決するためになされたも
ので、共有メモリに対する各デバイスからのアクセスを
パイプライン処理することにより、任意のデバイスのメ
モリアクセスサイクル中に他のデバイスのメモリアクセ
スサイクルを並行処理できる共有メモリ制御方式を提供
することを目的とする。

［課題を解決するための手段］ この発明に係る共有メモリ制御方式は、各デバイスから
アドレスバスに指示されたアドレスへのメモリアクセス
要求に基づいて共有メモリからデータバスに出力された
各読出しデータを一時的に保持するデータ保持手段を共
有メモリと各デバイス間に設け、さらにデータ保持手段
に記憶された読出しデータに対する各デバイスからのリ
ードサイクル中に任意のデバイスから要求される共有メ
モリの同一アドレスへのメモリアクセスサイクルを調停
しながら順次許可する許可手段とを設けたものである。

［作用］ この発明においては、任意のデバイスから共有メモリに
対するメモリアクセスサイクルが開始されて、アドレス
バス上に任意のアドレスがデバイスから指示されると、
データ保持手段が指示されたアドレスへのメモリアクセ
ス要求に基づいて共有メモリからデータバスに出力され
た各読出しデータを一時的に保持する。そして、データ
保持手段に記憶された読出しデータに対する各デバイス
からのリードサイクルが開始されると、許可手段が任意
のデバイスから要求される共有メモリの同一アドレスへ
のメモリアクセスサイクルを調停しながら順次許可し、
読出しデータのロードと他のデバイスから指示される共
有メモリの同一アドレスへのメモリアクセスを順次パイ
プライン処理する。

［実施例］ 第１図はこの発明の一実施例を示す共有メモリ結合シス
テムの構成を説明するブロック図であり、１〜４はデバ
イスで、例えばモトローラ社製６８０００シリーズのＭ
ＰＵを有するシステムボードを有し、図示しないＲＯＭ
に記憶された制御プログラムを実行している。１ａ〜４
ａはデータ保持手段となるデータラッチで、システムバ
ス（データバス、アドレスバス、コントロールライン等
を含む）を介してメモリ６から出力された読出しデータ
を一時的に記憶し、デバイス１〜４の個別のロードアク
セスによりデバイスデータバス側に出力される。

５はパイプライン処理部で、競合して発生するメモリ６
（例えばダイレクトメモリアクセスメモリで構成される
）へのメモリアクセスを設定された優先順位に基づいて
ソフト的またはハード的に調停してメモリアクセスを管
理する。

なお、デバイス１〜４の任意のデバイスから、共有メモ
リとなるメモリ６に対するメモリアクセスサイクルが開
始されて、アドレスバス上に任意のアドレスがデバイス
から指示されると、データ保持手段を構成するデータラ
ッチ１８〜４ａの何れかが、指示されたアドレスへのメ
モリアクセス要求に基づいて、メモリ６からデータバス
に出力された各続出しデータを一時的に保持する。そし
て、データラッチ１ａ〜４ａに記憶された読出しデータ
に対する各デバイス１〜４からのリードサイクルが開始
されると、許可手段を兼ねるパイプライン処理部５が任
意のデバイスから要求されるメモリ６へのメモリアクセ
スサイクルを調停しながら順次許可し、読出しデータの
ロードと他のデバイスから指示されるメモリ６のメモリ
アクセスを順次パイプライン処理する。

第２図は、第１図に示したデバイス１〜４によるメモリ
アクセスサイクルを説明するタイミングチャートを示し
、同図（ａ）はシーケンシャルに処理した場合に相当し
、同図（ｂ）はパイプライン処理した場合に相当する。

これらの図から分かるように、メモリアクセスにより読
出したデータをデータラッチ１ａ〜４ａにラッチするこ
とにより、各デバイス１〜４のメモリアクセス終了を待
たずに、他のデバイスがメモリ６の同一アドレスに対す
るメモリアクセスサイクルを開始することができる。す
なわち、メモリアクセスサイクルをパイプライン処理す
ることが可能となり、各デバイス１〜４の処理待ち時間
が短縮される。従って、第２図（ａ）に示すメモリアク
セス処理に比べて同図（ｂ）に示す処理によりメモリア
クセス効率が格段に高まる。

なお、図中の実線範囲は最小アクセスサイクルを示す。

第３図は、第１図に示したバイブライン処理部５の構成
を説明するブロック図である。なお、第１図と同一のも
のには同じ符号を付しである。

図において、１１はサンプル回路で、ＭＰＵ周辺回路か
らのメモリリクエスト信号１０ＲＥＱ〜／３ＲＥＱとリ
フレッシュ要求信号／４．ＲＥＱを受は付ける。なお、
メモリリクエスト信号１０ＲＥＱ〜／３ＲＥＱはＭＰＬ
Ｉからの共有メモリアクセス要求信号として機能し、デ
バイスポード上で生成出力される。１４はセレクタであ
る。

１５ａ〜１５ｄはＭＰＵインタフェースで、図示しない
ＭＰＬＪとメモリ（ＤＲＡＭ）６との間に個別に設けら
れ、アドレスバスＡＢとデータバスＤＢとは共有接続さ
れている。１２は調停回路で、サンプル回路１１に受は
付けられたメモリリクエスト信号０ＲＥＱ〜３ＲＥＱを
アービトレーションし、メモリアクセスサイクルを開始
するための指示をタイミング発生回路１３に与える。タ
イミング発生回路１３は、ＭＰＵレスポンス、バッファ
制御、ＤＲＡＭ制御のためのタイミング発生回路であり
、ＤＲＡＭ制御ではＤＲＡＭ６に対して所定のタイミン
グでローアドレスストローブ信号／ＲＡＳ、カラムアド
レスストローブ信号／ＣＡＳを出力し、データの書込み
、読出しおよび書込みデータ内容のリフレッシュを行う
。

なお、この実施例のＤＲＡＭ６は、例えば８Ｍバイトの
記憶容量を有し、２Ｍバイトずつ４回に分けてリフレッ
シュを公知の技術により実行しているので、詳細の説明
は省略する。また、２Ｍバイトずつ４回に分けてリフレ
ッシュすることにより、８Ｍバイト同時リフレッシュ処
理に比べて、メモリの最大消費電流が約１／４になり、
メモリ回路を安定動作させることができる。

図中の１０〜３ＷＩＮＯは、それぞれＭＰｔＪイ゛・′
々フェース１５ａ〜１５ｄ用の許可信号で、それぞれＭ
ＰＵ０〜３がＤＲＡＭ６をアクセスすることを許可する
。許可信号１０〜３ＷＩＮＯにより、それぞれアドレス
マルチプレクサ１６ａ〜１６ｄ　：８よびデータバッフ
ァ１７ａ〜１７ｄの内の対応するゲートがオーブンする
。

図中の０〜３ＬＥは選択指示信号で、アドレスマルチプ
レクサ１６ａに上位アドレス、下位アドレスを選択指示
する。また、選択指示信号Ｏ〜３ＬＥの立ち下がりでＤ
ＲＡＭ６のデータがデータラッチ１８〜１ｄに保持され
る。

１０〜３ＲＥＡＤＹはレディ信号で、ＤＲＡＭ６をアク
セスしたＭＰＵ０〜３に対してＭＰＵレスポンスのタイ
ミング発生回路１３から出力される。

次に動作について説明する。

サンプル回路１１がＭＰＵ周辺回路からメモリリフセス
信号１０ＲＥＱ〜／３ＲＥＱを受は付ける。この時、メ
モリリクエスト信号１０ＲＥＱ〜／３ＲＥＱが競合した
場合には、調停回路１２で競合状態を調べて、アクセス
順位を調停（この実施例では早期にアクセスされたデバ
イスからのメモリアクセスを優先する）する。。これに
より、１つのＭＰＵ、例えばデバイス１のＭＰＵがアク
セスを許可され、タイミング発生回路１３とアドレスマ
ルチプレクサ１６ａによりアクセスを許可されたＭＰｔ
ＪのアドレスバッファがＤＲＡＭ６ヘオーブンされる。

そして、メモリライト時には、タイミング発生回路１３
とアドレスマルチプレクサ１６ａによりアクセスを許可
されたＭＰＵのアドレスバッファがＤＲＡＭ６ヘオーブ
ンされると同時に、データバッファ１７ａがオーブンす
る。そして、ＭＰＵからＤＲＡＭ６への書込みが終了す
ると、アドレスバスＡＢのバッファであるアドレスマル
チプレクサ１６ａとデータバッファ１７ａがクローズす
る。

次いで、ＤＲＡＭ６が次のアクセスに備えてプリチャー
ジされる。なお、メモリリードの時は、データラッチ１
ａはＤＲＡＭ６からの出力データをラッチし、その後当
該ＭＰｔＪのリードサイクルが終了するまで、ＭＰＩＪ
側にデータを出し続ける。

第４図は、第１図に示したパイプライン処理部５の動作
を説明するタイミングチャートである。

なお、第３図と同一のものには同じ符号を付しである。

この図から分かるように、例えばデバイス２からのメモ
リリクエスト信号／２ＲＥＱがイネーブル（Ｌレベル）
となってから、許可信号／２ＷＩＮｏが有効（Ｌレベル
）となり、選択指示信号／２ＬＥが有効となっている間
にアドレスマルチプレクサ１６ａに上位アドレス、下位
アドレスを選択指示し、データバスＤＢからデータラッ
チ２ａに所望とするアドレスのデータをラッチする。そ
して、データをラッチ中にデバイス１からメモリリクエ
スト信号／ＩＲＥＱがイネーブル（Ｌレベル）どなると
、所定時間経過後、許可信号／　２　ＷＩＮＯがディス
イネーブル（Ｈレベル）となると同時に、調停回路１２
による調停処理をし、許可信号／ＩＷＩＮＯがイネーブ
ルとなり、デバヘイス１からのメモリアクセスサイクル
を開始する。この間、デバイス２がリード時にはデータ
ラッチ２ａにラッチされたデータをロードする。

このようにして、ＤＲＡＭ６の同一アドレスへのメモリ
アクセスをパイプライン処理して、各デバイスのメモリ
アクセス競合状態下のバス待機時間の短縮を図っている
。

なお、上記実施例ではクロスポインタを有しないメモリ
システムに対してこの発明を適用する場合について説明
したが、第５図に示すようなりロスポイントスイッチを
有し、ｃｐｕｏ〜３がメモリバンクＭＥＭＢＯ〜３をア
クセスするメモリシステムであっても、この発明を適用
することは可能であるばかりか、その他のアクセス競合
処理を実行するメモリ回路にこの発明を適用すれば、競
合待機時間をより短縮できる。

また、上記実施例では共有メモリとしてＤＲＡＭ６を利
用するメモリシステムにこの発明を適用する場合につい
て説明したが、スタティックＲＡＭ　（ＳＲＡＭ）やＥ
ＦＲＯＭさらには、これらが混在するメモリシステムで
あってもこの発明の適用を妨げるものではない。

更に、上記実施例では共有メモリとなるＤＲＡＭ６を各
デバイスＯ〜３が個別にアクセスすることが可能なメモ
リシステムにこの発明を適用する場合について説明した
が、メモリアクセスサイクルの長いデバイスにおいては
、複数のデバイスのうち特定のデバイスを選択しながら
メモリアクセスのパイプライン処理を実行させるように
構成しても良い。

〔発明の効果］ 以上説明したように、この発明は各デバイスからアドレ
スバスに指示されたアドレスへのメモリアクセス要求に
基づいて共有メモリからデータバスに出力された各読出
しデータを一時的に保持するデータ保持手段を共有メモ
リと各デバイス間に設け、さらにデータ保持手段に記憶
された読出しデータに対する各デバイスからのリードサ
イクル中に任意のデバイスから要求される共有メモリの
同一アドレスへのメモリアクセスサイクルを調停しなが
ら順次許可する許可手段とを設けたので、メモリアクセ
スサイクルの異なるデバイスからメモリアクセスが競合
してもデータ読出しを順次調停された順位でパイプライ
ン処理することができるので、共有メモリシステムにお
ける）＼ス競合発生率が低くなるとともに、競合した各
デバイスのアクセス待機時間が大幅に短縮される。

従って、共有メモリシステムのメモリアクセス効率を大
幅に高めることができ、共有メモリ結合型マルチプロセ
ッサシステムのシステム効率を大幅に高めることができ
る等の優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す共有メモリ結合シス
テムの構成を説明するブロック図、第２図は、第１図に
示したデバイスによるメモリアクセスサイクルを説明す
るタイミングチャート、第３図は、第１図に示したパイ
プライン処理部の構成を説明するブロック図、第４図は
、第１図に示したパイプライン処理部の動作を説明する
タイミングチャート、第５図はこの発明の他の実施例を
示す共有メモリ結合システムの構成を説明するブロック
図である。 図中、１〜４はデバイス、１ａ〜４ａはデータラッチ、
５はパイプライン処理部、６はメモリである。 第１図

Claims (1)

【特許請求の範囲】
1. 　複数のデバイスがアドレスバスおよびデータバスを介
   して共有メモリに接続されてなる共有メモリ結合システ
   ムにおいて、各デバイスから前記アドレスバスに指示さ
   れたアドレスへのメモリアクセス要求に基づいて前記共
   有メモリからデータバスに出力された各読出しデータを
   一時的に保持するデータ保持手段を前記共有メモリと各
   デバイス間に設け、さらに前記データ保持手段に記憶さ
   れた前記読出しデータに対する各デバイスからのリード
   サイクル中に任意のデバイスから要求される前記共有メ
   モリの同一アドレスへのメモリアクセスサイクルを調停
   しながら順次許可する許可手段とを設けたことを特徴と
   する共有メモリ制御方式。