JPH04180465A - 画像信号補正用半導体集積回路 - Google Patents
画像信号補正用半導体集積回路Info
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- JPH04180465A JPH04180465A JP2309535A JP30953590A JPH04180465A JP H04180465 A JPH04180465 A JP H04180465A JP 2309535 A JP2309535 A JP 2309535A JP 30953590 A JP30953590 A JP 30953590A JP H04180465 A JPH04180465 A JP H04180465A
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- Japan
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- correction circuit
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- 238000012937 correction Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000006243 chemical reaction Methods 0.000 claims description 37
- 238000003705 background correction Methods 0.000 abstract description 25
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 230000009466 transformation Effects 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
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- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、画像信号をダーク補正したりシェーディング
補正したりする画像信号補正用半導体集積回路に関する
ものである。
補正したりする画像信号補正用半導体集積回路に関する
ものである。
原稿の画像をイメージセンサで読み取った場合、イメー
ジセンサ出力を、ダーク補正およびシェーディング補正
といった補正を施して、画像信号出力とすることが行わ
れている。 第４図は、そのような画像読取装置を示す、第４図にお
いて、１は画像、２は光源、３はイメージセンサ、４は
ＡＤ変換回路、５はダーク補正回路、６はシェーディン
グ補正回路、７は出力端子である。ダーク補正回路５や
シェーディング補正回路６は、半導体集積回路として構
成されている。 イメージセンサ３は、光源２で照らされた画像１の反射
光を受けることにより画像を読み取り、その出力はＡＤ
変換回路４でディジタル量に変換される。ついでダーク
補正回路５およびシェーディング補正回路６でそれぞれ
補正された後、出力端子７より画像信号として出力され
る。 第５図に、従来の画像信号補正用半導体集積回路を示す
、符号は第４図のものに対応し、８はデータ入力端子、
９はクロック入力端子、１０はＤフリップフロップ、１
１は減算器、１２はＤフリツブフロップ、１３はライン
メモリ、１４はタイミングコントローラ、１５はスター
ト信号線、１６は書き込み指令信号線、１７はアドレス
信号線、１８はライトイネーブル信号線、１９は出力デ
ータイネーブル信号線、２０はＤフリップフロップ、２
１は除算器、２２ばＤフリップフロップ、２３はライン
メモリ、２４はタイミングコントローラ、２５はスター
ト信号線、２６は書き込み指令信号線、２７はアドレス
信号線、２８はライトイネーブル信号線、２９は出力デ
ータイネーブル信号線である。 Ｄフリップフロップ！０．１２．２０．２２は、データ
を次段へ送るのに、クロックに同期させるために設けら
れている。ラインメモリ１３．２３は、画像の１ライン
（行）分のデータを記憶させるためのメモリであり、Ｒ
ＡＭ （ランダム・アクセス・メモリ）が用いられる。 タイミングコントローラ１４．２４は、それぞれの補正
回路の動作のタイミングを取るためのものである。なお
、ＡＤはアドレス、ＷＥはライトイネーブル、ＤＥはデ
ータイネーブルを意味している。 次に回路の動作を説明する。補正に先立ち、次のような
準備がなされる。 まず、第４図の画像１を！！Ｌ、基準面とし、光源２を
オフにする。この時のイメージセンサ３の出力を、ＡＤ
変換回ＩＭ４を経て第５図のデータ入力端子８に入力す
る。それを、黒基準データＢ、としてラインメモリ１３
に書き込まれる。書き込みは、タイミングコントローラ
】４からのＡＤ倍信号ＷＥ倍信号従って行われる。これ
が、ダーク補正の基準値として用いられる。 第６図は、ダーク補正を説明する図であり、横軸はライ
ン方向位置（イメージセンサ３の長手方向）を表し、縦
軸はイメージセンサ３の出力を表している。第６図（イ
）は、黒基準データＢ、を示している。黒基準面を読み
取った時のイメージセンサ３の出力は、理想的にはゼロ
であるが、実際にはゼロではなく、図示するように幾ら
かの出力が出ている。これは、いわばオフセット分であ
る。 次に、画像１を白基準面とし、光源２をオンにする。こ
の時のイメージセンサ３の出力を、ＡＤ変換回路４を経
て、同じく第５図のデータ入力端子８に入力する。それ
を白基準データＷ、とし、減算器１１にてラインメモリ
１３に書き込まれている黒基準データＢ、との差Ｗ、−
Ｂ、を取る。 この差をシェーディング補正回路６へ送り、ラインメモ
リ２３に書き込む、これがシェーディング補正の基準値
として用いられる。 画像１を、読み取ろうと・している画像にし、光源２を
オンにしてイメージセンサ３で読み取った時のデータ入
力端子８への画像データをｖ３とする。すると、減算器
１１にて、■１と黒基準データＢ！との差ｖ、−Ｂｉが
取られる。この差をとることが、ダーク補正であり、第
６図（ロ）で言えば、■、からオフセット分である黒基
準データＢ、を差し引く補正である。 ダーク補正された画像データＶ、−Ｂ、は、シェーディ
ング補正回路６の除算器２１にて、ラインメモリ２３に
格納されているＷ、−Ｂ、で除算される。その結果得ら
れた Ｖ、−Ｂ。 Ｗ、−Ｂ。 が、シェーディング補正された画像データである。 これが出力端子７より出力される。
ジセンサ出力を、ダーク補正およびシェーディング補正
といった補正を施して、画像信号出力とすることが行わ
れている。 第４図は、そのような画像読取装置を示す、第４図にお
いて、１は画像、２は光源、３はイメージセンサ、４は
ＡＤ変換回路、５はダーク補正回路、６はシェーディン
グ補正回路、７は出力端子である。ダーク補正回路５や
シェーディング補正回路６は、半導体集積回路として構
成されている。 イメージセンサ３は、光源２で照らされた画像１の反射
光を受けることにより画像を読み取り、その出力はＡＤ
変換回路４でディジタル量に変換される。ついでダーク
補正回路５およびシェーディング補正回路６でそれぞれ
補正された後、出力端子７より画像信号として出力され
る。 第５図に、従来の画像信号補正用半導体集積回路を示す
、符号は第４図のものに対応し、８はデータ入力端子、
９はクロック入力端子、１０はＤフリップフロップ、１
１は減算器、１２はＤフリツブフロップ、１３はライン
メモリ、１４はタイミングコントローラ、１５はスター
ト信号線、１６は書き込み指令信号線、１７はアドレス
信号線、１８はライトイネーブル信号線、１９は出力デ
ータイネーブル信号線、２０はＤフリップフロップ、２
１は除算器、２２ばＤフリップフロップ、２３はライン
メモリ、２４はタイミングコントローラ、２５はスター
ト信号線、２６は書き込み指令信号線、２７はアドレス
信号線、２８はライトイネーブル信号線、２９は出力デ
ータイネーブル信号線である。 Ｄフリップフロップ！０．１２．２０．２２は、データ
を次段へ送るのに、クロックに同期させるために設けら
れている。ラインメモリ１３．２３は、画像の１ライン
（行）分のデータを記憶させるためのメモリであり、Ｒ
ＡＭ （ランダム・アクセス・メモリ）が用いられる。 タイミングコントローラ１４．２４は、それぞれの補正
回路の動作のタイミングを取るためのものである。なお
、ＡＤはアドレス、ＷＥはライトイネーブル、ＤＥはデ
ータイネーブルを意味している。 次に回路の動作を説明する。補正に先立ち、次のような
準備がなされる。 まず、第４図の画像１を！！Ｌ、基準面とし、光源２を
オフにする。この時のイメージセンサ３の出力を、ＡＤ
変換回ＩＭ４を経て第５図のデータ入力端子８に入力す
る。それを、黒基準データＢ、としてラインメモリ１３
に書き込まれる。書き込みは、タイミングコントローラ
】４からのＡＤ倍信号ＷＥ倍信号従って行われる。これ
が、ダーク補正の基準値として用いられる。 第６図は、ダーク補正を説明する図であり、横軸はライ
ン方向位置（イメージセンサ３の長手方向）を表し、縦
軸はイメージセンサ３の出力を表している。第６図（イ
）は、黒基準データＢ、を示している。黒基準面を読み
取った時のイメージセンサ３の出力は、理想的にはゼロ
であるが、実際にはゼロではなく、図示するように幾ら
かの出力が出ている。これは、いわばオフセット分であ
る。 次に、画像１を白基準面とし、光源２をオンにする。こ
の時のイメージセンサ３の出力を、ＡＤ変換回路４を経
て、同じく第５図のデータ入力端子８に入力する。それ
を白基準データＷ、とし、減算器１１にてラインメモリ
１３に書き込まれている黒基準データＢ、との差Ｗ、−
Ｂ、を取る。 この差をシェーディング補正回路６へ送り、ラインメモ
リ２３に書き込む、これがシェーディング補正の基準値
として用いられる。 画像１を、読み取ろうと・している画像にし、光源２を
オンにしてイメージセンサ３で読み取った時のデータ入
力端子８への画像データをｖ３とする。すると、減算器
１１にて、■１と黒基準データＢ！との差ｖ、−Ｂｉが
取られる。この差をとることが、ダーク補正であり、第
６図（ロ）で言えば、■、からオフセット分である黒基
準データＢ、を差し引く補正である。 ダーク補正された画像データＶ、−Ｂ、は、シェーディ
ング補正回路６の除算器２１にて、ラインメモリ２３に
格納されているＷ、−Ｂ、で除算される。その結果得ら
れた Ｖ、−Ｂ。 Ｗ、−Ｂ。 が、シェーディング補正された画像データである。 これが出力端子７より出力される。
しかしながら、前記した従来の画像信号補正用半導体集
積回路には、次のような問題点があった。 第１の問題点は、ダーク補正回路とシェーディング補正
回路との構成が異なるので、それぞれ別々に製作しなけ
ればならず、手間が面倒であると共にコスト高になると
いう点である。 第２の問題点は、シェーディング補正回路には除算器を
含んでいなければならないが、除算器を構成するには多
数のトランジスタを必要とするという点である。 本発明は、以上のような問題点を解決することを課題と
するものである。
積回路には、次のような問題点があった。 第１の問題点は、ダーク補正回路とシェーディング補正
回路との構成が異なるので、それぞれ別々に製作しなけ
ればならず、手間が面倒であると共にコスト高になると
いう点である。 第２の問題点は、シェーディング補正回路には除算器を
含んでいなければならないが、除算器を構成するには多
数のトランジスタを必要とするという点である。 本発明は、以上のような問題点を解決することを課題と
するものである。
前記課題を解決するため、本発明の画像信号補正用半導
体集積回路では、補正の基準値を記憶するラインメモリ
と、入力データより該基準値を減ずる減算器と、該減算
器の出力をセレクト信号の指示によりＬＯＧ変換または
逆ＬＯＧ変換するＬＯＧ・逆ＬＯＧ変換回路とを具える
こととした。
体集積回路では、補正の基準値を記憶するラインメモリ
と、入力データより該基準値を減ずる減算器と、該減算
器の出力をセレクト信号の指示によりＬＯＧ変換または
逆ＬＯＧ変換するＬＯＧ・逆ＬＯＧ変換回路とを具える
こととした。
画像信号補正用半導体集積回路であるダーク補正回路も
シェーディング補正回路も、ハード的な構成は全く同じ
であるので、製作の手間を少なくすることが可能となる
と共に、コストを安くすることが可能となる。 また、その画像信号補正用半導体集積回路には、除算器
を含んでいないので、トランジスタの数が少なくなる。
シェーディング補正回路も、ハード的な構成は全く同じ
であるので、製作の手間を少なくすることが可能となる
と共に、コストを安くすることが可能となる。 また、その画像信号補正用半導体集積回路には、除算器
を含んでいないので、トランジスタの数が少なくなる。
以下、本発明の実施例を図面に基づいて詳細に説明する
。 第１図に、本発明の画像信号補正用半導体集積回路を示
す。符号は第５図のものに対応し、３１はＬＯＧ・逆Ｌ
ＯＧ変換回路、３２は減算器、３３はＬＯＧ・逆ＬＯＧ
変換回路、３４はセレクト信号入力端子、３５はインバ
ータである。 ＬＯＧ・逆ＬＯＧ変換回路は、ＬＯＧ変換回路として用
いることも出来るし、逆ＬＯＧ変換回路として用いるこ
とも出来る回路であり、その切り換えは、セレクト信号
によって行われる。 ＬＯＧ変換回路は、入力をＬＯＧ値に変換する回路であ
る。第２図はＬＯＧ変換を示す図であり、横軸は入力、
Ｎ軸は出力を示す６例えば、ｒ７゜が入力された時には
、ｒＬｏｇ７」が出力される。 逆ＬＯＧ変換回路は、入力のＬＯＧ値をＬＯＧのつかな
い値に変換する回路である。第３図は逆ＬＯＧ変換を示
す図であり、横軸は入力、縦軸は出力を示す０例えば、
ｒＬｏｇ７」が入力された時には、「７」が出力される
。 本発明では、ダーク補正回路５とシェーディング補正回
路６とのハード的な構成は全く同しである。ただ、ダー
ク補正回路５ではＬＯＧ・逆ＬＯＧ変換回路３１をＬＯ
Ｇ変換回路として働かせ、シェーディング補正回路６で
はＬＯＧ・逆ＬＯＧ変換回路３３を逆ＬＯＧ変換回路と
して働かせている点が異なるのみである。 次に動作を説明する。ラインメモリ１３には従来と同様
にして、黒基準データＢ８が格納される。 これが、ダーク補正の基準値として用いられる。 次に、やはり従来と同様にして画像１が白基準面の時の
イメージセンサ３の出力を、第４図のＡＤ変換回路４を
経てダーク補正回路５に、即ち第１図のデータ入力端子
８に入力する。それを白基準データＷ、とし、減算器１
１にてラインメモリ１３に格納されている黒基準データ
Ｂ、との差Ｗ、−Ｂ１を取る。この差をＬＯＧ・逆ＬＯ
Ｇ変換回路３１にてＬＯＧ変換し、ｌｏｇ （ＷＨ−Ｂ
Ｈ）を得る。これをシェーディング補正回路６へ送り、
ラインメモリ２３に格納する。これがシェーディング補
正の基準値として用いられる。 画像１を、読み取ろうとしている画像にし、光源２をオ
ンにしてイメージセンサ３で読み取った時のデータ入力
端子８への画像データをＶ、とする、すると、減算器１
１にて、■、と黒基準データＢ、との差Ｖ、−Ｂ、が取
られてダーク補正がなされ、更にＬＯ（、・逆ＬＯＧ変
換回路３１でＬＯＧ変換されて、ｌｏｇ （ＶＨ−ＢＨ
）とされる。 シェーディング補正回路６では、入力されて来たｌｏｇ
（Ｖ； −Ｂ＊ ）と、ラインメモリ２３に格納され
ているｌｏｇ （ＷＨ−Ｂ； ）との差が取られる。ｌ
ｏｇ （ＶＨ−ＢＨ） −１ｏｇ （ＷＨＢ； ）は減
算器３２で得られた上記結果は、ＬＯＧ・逆ＬＯＧ変換
回路３３で逆ＬＯＧ変換され、Ｖ、−Ｂ。 Ｗ、−Ｂ。 となる。これにより、従来と同様のシェーディング補正
された画像データが得られたことになる。 なお、インバータ３５は、セレクト信号入力端子３４か
らＬＯＧ・逆ＬＯＧ変換回路３１をＬＯＧ変換回路とし
て働かせるセレクト信号を入力した時、その信号を利用
してＬＯＧ・逆ＬＯＧ変換回路３３を逆ＬＯＧ変換回路
として働かセるセレクト信号を作るために挿入されてい
る。 本発明のダーク補正回路５とシェーディング補正面ｌｌ
ｌｌ６とは、ハード的な構成は同一であるので、同じ半
導体集積回路で間に合うことになり、従来のように異な
った回路を作るのに比べれば、手間も少なくコストも安
くなる。
。 第１図に、本発明の画像信号補正用半導体集積回路を示
す。符号は第５図のものに対応し、３１はＬＯＧ・逆Ｌ
ＯＧ変換回路、３２は減算器、３３はＬＯＧ・逆ＬＯＧ
変換回路、３４はセレクト信号入力端子、３５はインバ
ータである。 ＬＯＧ・逆ＬＯＧ変換回路は、ＬＯＧ変換回路として用
いることも出来るし、逆ＬＯＧ変換回路として用いるこ
とも出来る回路であり、その切り換えは、セレクト信号
によって行われる。 ＬＯＧ変換回路は、入力をＬＯＧ値に変換する回路であ
る。第２図はＬＯＧ変換を示す図であり、横軸は入力、
Ｎ軸は出力を示す６例えば、ｒ７゜が入力された時には
、ｒＬｏｇ７」が出力される。 逆ＬＯＧ変換回路は、入力のＬＯＧ値をＬＯＧのつかな
い値に変換する回路である。第３図は逆ＬＯＧ変換を示
す図であり、横軸は入力、縦軸は出力を示す０例えば、
ｒＬｏｇ７」が入力された時には、「７」が出力される
。 本発明では、ダーク補正回路５とシェーディング補正回
路６とのハード的な構成は全く同しである。ただ、ダー
ク補正回路５ではＬＯＧ・逆ＬＯＧ変換回路３１をＬＯ
Ｇ変換回路として働かせ、シェーディング補正回路６で
はＬＯＧ・逆ＬＯＧ変換回路３３を逆ＬＯＧ変換回路と
して働かせている点が異なるのみである。 次に動作を説明する。ラインメモリ１３には従来と同様
にして、黒基準データＢ８が格納される。 これが、ダーク補正の基準値として用いられる。 次に、やはり従来と同様にして画像１が白基準面の時の
イメージセンサ３の出力を、第４図のＡＤ変換回路４を
経てダーク補正回路５に、即ち第１図のデータ入力端子
８に入力する。それを白基準データＷ、とし、減算器１
１にてラインメモリ１３に格納されている黒基準データ
Ｂ、との差Ｗ、−Ｂ１を取る。この差をＬＯＧ・逆ＬＯ
Ｇ変換回路３１にてＬＯＧ変換し、ｌｏｇ （ＷＨ−Ｂ
Ｈ）を得る。これをシェーディング補正回路６へ送り、
ラインメモリ２３に格納する。これがシェーディング補
正の基準値として用いられる。 画像１を、読み取ろうとしている画像にし、光源２をオ
ンにしてイメージセンサ３で読み取った時のデータ入力
端子８への画像データをＶ、とする、すると、減算器１
１にて、■、と黒基準データＢ、との差Ｖ、−Ｂ、が取
られてダーク補正がなされ、更にＬＯ（、・逆ＬＯＧ変
換回路３１でＬＯＧ変換されて、ｌｏｇ （ＶＨ−ＢＨ
）とされる。 シェーディング補正回路６では、入力されて来たｌｏｇ
（Ｖ； −Ｂ＊ ）と、ラインメモリ２３に格納され
ているｌｏｇ （ＷＨ−Ｂ； ）との差が取られる。ｌ
ｏｇ （ＶＨ−ＢＨ） −１ｏｇ （ＷＨＢ； ）は減
算器３２で得られた上記結果は、ＬＯＧ・逆ＬＯＧ変換
回路３３で逆ＬＯＧ変換され、Ｖ、−Ｂ。 Ｗ、−Ｂ。 となる。これにより、従来と同様のシェーディング補正
された画像データが得られたことになる。 なお、インバータ３５は、セレクト信号入力端子３４か
らＬＯＧ・逆ＬＯＧ変換回路３１をＬＯＧ変換回路とし
て働かせるセレクト信号を入力した時、その信号を利用
してＬＯＧ・逆ＬＯＧ変換回路３３を逆ＬＯＧ変換回路
として働かセるセレクト信号を作るために挿入されてい
る。 本発明のダーク補正回路５とシェーディング補正面ｌｌ
ｌｌ６とは、ハード的な構成は同一であるので、同じ半
導体集積回路で間に合うことになり、従来のように異な
った回路を作るのに比べれば、手間も少なくコストも安
くなる。
以上述べた如く、本発明の画像信号補正用半導体集積回
路によれば、次のような効果を奏する。 ■ 画像信号補正用半導体集積回路であるダーク補正回
路もシェーディング補正回路も、ハード的な構成を全く
同しにしたので、製作の手間が少なくなると共に、コス
トを安くすることが出来る。 ■ 画像信号補正用半導体集積回路には、除算器を含ん
でいないので、トランジスタの数が少なくなる。
路によれば、次のような効果を奏する。 ■ 画像信号補正用半導体集積回路であるダーク補正回
路もシェーディング補正回路も、ハード的な構成を全く
同しにしたので、製作の手間が少なくなると共に、コス
トを安くすることが出来る。 ■ 画像信号補正用半導体集積回路には、除算器を含ん
でいないので、トランジスタの数が少なくなる。
第１図・・・本発明の画像信号補正用半導体集積回路第
２図・・・ＬＯＧ変換を示す図 第３図・・・逆ＬＯＧ変換を示す同 第４回・・・画像読取装置 第５図・・・従来の画像信号補正用半導体集積回路第６
図・・・ダーク補正を説明する同 図において、】は画像、２は光源、３はイメージセンサ
、４はＡＤ変換回路、５はダーク補正回路、６はシェー
ディング補正回路、７は出力端子、８はデータ入力端子
、９はクロック入力端子、１０はＤフリップフコツブ、
１１は減算器、１２はＤフリップフロップ、１３！、ｔ
ラインメモリ、１４はタイミングコントローラ、１５は
スタート信号線、１Ｇは書き込み指令信号線、１７はア
ドレス信号線、１８はライトイネーブル信号線、】９は
出力データイネーブル信号線、２０はＤフリップフコツ
ブ、２１は除算器、２２はＤフリップフロップ、２３は
ラインメモリ、２４はタイミングコントローラ、２５は
スタート信号線、２６は書き込み指令信号線、２７はア
ドレス信号線、２８はライトイネーブル信号線、２９は
出力データイネーブル信号線、３１はＬＯＧ・逆ＬＯＧ
変換回路、３２は減算器、３３はＬＯＧ・逆ＬＯＧ変換
回路、３４はセレクト信号入力端子、３５はインバータ
である。 特許出願人 富士ゼロックス株式会社代理人弁理士
本 庄 冨 雄 第４図 →ライ／方向位置 （イ） 第６ 一中ライ／方向位置 （ロ） 図
２図・・・ＬＯＧ変換を示す図 第３図・・・逆ＬＯＧ変換を示す同 第４回・・・画像読取装置 第５図・・・従来の画像信号補正用半導体集積回路第６
図・・・ダーク補正を説明する同 図において、】は画像、２は光源、３はイメージセンサ
、４はＡＤ変換回路、５はダーク補正回路、６はシェー
ディング補正回路、７は出力端子、８はデータ入力端子
、９はクロック入力端子、１０はＤフリップフコツブ、
１１は減算器、１２はＤフリップフロップ、１３！、ｔ
ラインメモリ、１４はタイミングコントローラ、１５は
スタート信号線、１Ｇは書き込み指令信号線、１７はア
ドレス信号線、１８はライトイネーブル信号線、】９は
出力データイネーブル信号線、２０はＤフリップフコツ
ブ、２１は除算器、２２はＤフリップフロップ、２３は
ラインメモリ、２４はタイミングコントローラ、２５は
スタート信号線、２６は書き込み指令信号線、２７はア
ドレス信号線、２８はライトイネーブル信号線、２９は
出力データイネーブル信号線、３１はＬＯＧ・逆ＬＯＧ
変換回路、３２は減算器、３３はＬＯＧ・逆ＬＯＧ変換
回路、３４はセレクト信号入力端子、３５はインバータ
である。 特許出願人 富士ゼロックス株式会社代理人弁理士
本 庄 冨 雄 第４図 →ライ／方向位置 （イ） 第６ 一中ライ／方向位置 （ロ） 図
Claims (1)
- 補正の基準値を記憶するラインメモリと、入力データよ
り該基準値を減ずる減算器と、該減算器の出力をセレク
ト信号の指示によりＬＯＧ変換または逆ＬＯＧ変換する
ＬＯＧ・逆ＬＯＧ変換回路とを具えたことを特徴とする
画像信号補正用半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2309535A JPH0722331B2 (ja) | 1990-11-15 | 1990-11-15 | 画像信号補正用半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2309535A JPH0722331B2 (ja) | 1990-11-15 | 1990-11-15 | 画像信号補正用半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04180465A true JPH04180465A (ja) | 1992-06-26 |
| JPH0722331B2 JPH0722331B2 (ja) | 1995-03-08 |
Family
ID=17994188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2309535A Expired - Lifetime JPH0722331B2 (ja) | 1990-11-15 | 1990-11-15 | 画像信号補正用半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722331B2 (ja) |
-
1990
- 1990-11-15 JP JP2309535A patent/JPH0722331B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0722331B2 (ja) | 1995-03-08 |
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