JPH0420171A - 画像読取装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 画像読取装置に係り、詳しくは画素データから画素信号
を作成するためのシェーディング補正処理を行うために
必要な基準レベルデータのメモリへの格納方式に関し、 黒及び白基準レベルデータを１つのメモリに格納するこ
とにより、部品点数を削減でき、占有スペースを小さく
してシステムの小型化を図ることを目的とし、 各画素における黒及び白基準レベルデータが格納アドレ
スを異ならせて格納される基準レベルメモリと、シェー
ディング補正処理に際し各画素における黒及び白基準レ
ベルデータを順次出力させるメモリ制御回路とを備えて
構成した。

［産業上の利用分野］ 本発明は画像読取装置に係り、詳しくは画素データから
画素信号を作成するためのシェーディング補正処理を行
うために必要な基準レベルデータのメモリへの格納方式
に関するものである。

画像読取装置において、画素を構成する受光素子が列設
された光感知センサからの画素データに対してシェーデ
ィング補正処理を行うためには、予、め各画素における
黒及び白基準レベルデータをメモリに格納しておき、画
素信号の作成時には各画素の画素データをその画素に対
する黒及び白基準レベルデータと共に処理する必要があ
る。尚、黒基準レベルデータは光源を消灯した時の各画
素におけるデータであり、白基準レベルデータは光源を
点灯した時に最も白いとするときのデータである。

［従来の技術］ 従来、各画素の画素データから画素信号を作成するため
のシェーディング補正処理に使用されてきた黒基準レベ
ルデータ及び白基準レベルデータはそれぞれ別のメモリ
の同一アドレスに格納されており、画素データを処理す
る時に、アドレスコントローラにより任意のアドレスが
指定されると、両メモリから前記アドレスに対応する黒
基準レベルデータと白基準レベルデータとが同時に読み
出される。

そして、白基準レベルデータをＷ、黒基準レベルデータ
をＢ、画素データをＳとした時、シェーディング補正結
果Ｑを以下の式にて得るようにし［発明が解決しようと
する課題］ しかしながら、上記従来の画像読取装置では各画素に対
する黒及び白基準レベルデータを格納するために、２つ
のメモリを設けていたため、部品点数が増え、システム
において大きなスペースを占有するという問題点があっ
た。

本発明は上記問題点を解決するためになされたものであ
って、その目的は黒及び白基準レベルデータを１つのメ
モリに格納することにより、部品点数を削減でき、占有
スペースを小さくしてシステムの小型化を図ることがで
きる画像読取装置を提供することにある。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

基準レベルメモリ３は、各画素１ａにおける黒及び白基
準レベルデータを予め格納する。

メモリ制御回路４は各画素１ａにおける黒及び白基準レ
ベルデータをそれらの格納アドレスを異ならせて基準レ
ベルメモリ３へ格納させ、シェーディング補正処理に際
し基準レベルメモリ３より各画素１ａにおける黒及び白
基準レベルデータを順次出力させる。

シェーディング補正回路２は各画素１ａから出力される
画素データ、黒及び白基準レベルデータに基づいてシェ
ーディング補正を行い画素信号を作成する。

［作用］ メモリ制御回路４により各画素１ａにおける黒及び白基
準レベルデータがそれらの格納アドレスを異ならせて１
つの基準レベルメモリ３に格納されるので、部品点数が
減り、システムの小型化が可能となる。

［実施例］ 以下、本発明を具体化した画像読取装置の一実施例を第
２〜６図に従って説明する。

第２図においてイメージセンサｌは画素１ａを構成する
例えばアモルファス・センサよりなる受光素子が多数列
されてなる光感知センサであって、その各画素１ａの画
素データＶｉｎは同センサ１に入力される制御クロック
信号ＣＬＫに基づいて第６図に示すように連続して順次
出力される。画素データＶｉｎの各画素データＳＯ，Ｓ
ｌ、Ｓ２゜・・には、入射光量に比例した低レベル側の
明レベル部と高レベル側の暗レベル部とがそれぞれ含ま
れている。

Ａ／Ｄ変換器１１は前記イメージセンサｌの各画素１ａ
からの画素データＳｏ、Ｓｌ、Ｓ２゜・・を前記制御ク
ロック信号ＣＬＫに同期してアナログ値からデジタル値
に変換する。Ａ／Ｄ変換器１１にはシェーディング補正
回路１２が接続され、Ａ／Ｄ変換された各画素データＳ
Ｏ，Ｓｔ。

Ｓ２．　　・・・をシェーディング補正回路１２に出力
するようになっている。

基準レベルメモリ１３はＲＡＭよりなり、各画素１ａに
おける黒基準レベルデータＢ及び白基準レベルデータＷ
を格納するために十分な記憶容量を持っている。例えば
、イメージセンサｌが１０２４個の画素１ａで構成され
ている場合には、２０４８バイトの記憶容量を持った基
準レベルメモリを使用するのがよい。そして、基準レベ
ルメモリ１３はデータバス１４に接続した切換回路１５
を介して前記Ａ／Ｄ変換器１１とシェーディング補正回
路１２とに切り換え接続される。

即ち、タイミングジェネレータ１６は切換回路１５に接
続され、この画像読取装置の電源投入時、外部からの処
理モードの設定時、それ以外の必要なときにはタイミン
グ制御信号ＴＣＩを出力して切換回路１５をＡ／Ｄ変換
器１１側に切り換え、基準レベルメモリ１３をＡ／Ｄ変
換器１１に接続する。又、タイミングジェネレータ１６
は電源投入後、前記基準レベルメモリ１３にイメージセ
ンサ１を構成する全ての画素における黒及び白基準レベ
ルデータが格納された時点でタイミング制御信号ＴＣ１
の出力を停止し、切換回路１５をシェーディング補正回
路１２側に切り換えて基準レベルメモリ１３をシェーデ
ィング補正回路１２に接続する。

メモリ制御回路としてのアドレスコントローラ１７はア
ドレスバス１８を介して前記基準レベルメモリ１３に接
続されるとともに、前記タイミングジェネレータ１６よ
りタイミング制御信号ＴＣ２又はＴｅ３が入力されるよ
うになっている。そして、アドレスコントローラ１７は
前記タイミングジェネレータ１６よりタイミング制御信
号ＴＣＩが出力されて基準レベルメモリ１３がＡ／Ｄ変
換器１１に接続されている期間において、イメージセン
サｌの各画素１ａにおいて光源を消灯した時の画素デー
タを黒基準レベルデータとし、各画素１ａにおいて光源
を点灯した時の画素データを白基準レベルデータとして
前記基準レベルメモリ１３に格納させるようになってい
る。

即ち、イメージセンサｌの各画素１ａにおける黒基準レ
ベルデータを基準レベルメモリ１３に格納させる場合に
は、第４図に示すように制御クロック信号ＣＬＫと同一
周期で入力されるタイミング制御信号ＴＣ２に基づいて
゛アドレス信号をＡｎ。

Ａｎ＋２．　Ａｎ＋４．　　・・ａ、　Ａ２ｎ＋１に順
次変更してアドレスバス１８を介して出力するとともに
、同信号ＣＬＫと同一周期でＬレベルのリードライトコ
ントロール信号ＷＥを出力し、各画素のサイクルにおけ
るＡ／Ｄ変換器１１の変換データＢ−１゜ＢＯ，Ｂｌ、
　　・・・、Ｂｎ等を第３図に示すように格納させる。

又、各画素１ａにおける白基準レベルデータを基準レベ
ルメモリ１３に格納させる場合には、第５図に示すよう
に制御クロック信号ＣＬＫと同一周期で入力されるタイ
ミング制御信号ＴＣ２に基づいてアドレス信号をＡ　ｎ
　＋１．　Ａｎ＋３゜Ａ　ｎ　＋５．　　・・・、　Ａ
２ｎ＋２に順次変更してアドレスバス１８を介して出力
するとともに、前記リードライトコントロール信号ＷＥ
を出力し、各画素のサイクルにおけるＡ／Ｄ変換器１１
の変換データＷ−１，ＷＯ、Ｗｌ　、　　・・−、Ｗｎ
等を第３図に示すように格納させる。従って、第３図に
示すように基準レベルメモリ１３上で各画素１ａにおけ
る黒及び白基準レベルデータＢ、Ｗは交互に格納される
こととなる。

又、アドレスコントローラ１７は前記タイミング制御信
号ＴＣＩの出力が停止されて基準レベルメモリ１３がシ
ェーディング補正回路１２に接続されている状態におい
て、基準レベルメモリ１３に格納されている各画素１ａ
における黒及び白基準レベルデータＢ、Ｗを順次読み出
し、シェーディング補正回路１２に出力させるようにな
っている。

即ち、第６図に示すように制御クロック信号ＣＬＫの２
分の１の周期で入力されるタイミング制御信号ＴＣ３に
基づき、アドレス信号をＡｎ。

Ａｎｌｌ、　Ａｎ＋２．　−−　＋＋、　Ａ２ｎ−１，
Ａ２ｎ↓２に順次変更してアドレスバス１８を介して出
力し、前記基準レベルメモリ１３より黒基準レベルデー
タＢと白基準レベルデータＷとを順次読み出し、データ
バス１４を介してシェーディング補正回路１２に出力す
る。

次に、前記シェーディング補正回路１２について説明す
る。

第１のタイミング調整手段としてのフリップフロップ（
以下、単にＦ／Ｆという）１９は前記Ａ／Ｄ変換器１１
に接続され、前記タイミングジェネレータ１６より一定
周期で出力されるタイミング制御信号ＴＣ４に同期して
、その時のＡ／Ｄ変換された各画素データＳがセットさ
れ、第６図に示すＦ／Ｆ出力として第１の減算器２２に
出力されるようになっている。

第２のタイミング調整手段としてのデイレイ回路２０に
は前記基準レベルメモリ１３より読み出された各画素１
ａにおける黒基準レベルデータＢが順次入力されるよう
になっているとともに、第３のタイミング調整手段とし
てのデイレイ回路２Ｉには前記基準レベルメモリ１３よ
り読み出された各画素１ａにおける白基準レベルデータ
Ｗが順次入力されるようになっている。デイレイ回路２
０．２１は例えばフリップフロップで構成され、前記タ
イミングジェネレータ１６より前記タイミング制御信号
ＴＣ４と同期したタイミング制御信号ＴＣ５，ＴＣ６が
入力されるようになっている。

そして、各デイレイ回路２０．２１にはこれらの制御信
号ＴＣ５，７Ｃ６に同期して前記Ｆ／Ｆ１９にセットさ
れた各画素データＳを出力した画素における白及び黒基
準レベルデータＢ、Ｗがセットされ、第６図に示すよう
にそれぞれ前記Ｆ／Ｆ１９の出力信号と同期した出力信
号ＢＲＥＧ１゜ＷＲＥＧとして第２の減算器２３に出力
されるようになっている。又、デイレイ回路２０の出力
信号ＢＲＥＧＩは前記第１の減算器２２にも出力される
。

そして、第１の減算器２２はＦ／Ｆ・１９の出力信号と
デイレイ回路２０の出力信号ＢＲＥＧ１との差を求め、
その減算結果を除算器２４に出力する。又、第２の減算
器２３はデイレイ回路２１゜２０の出力信号ＷＲＥＧ、
ＢＲＥＧＩの差を求め、その減算結果を除算器２４に出
力する。除算器２４は第１及び第２の減算器２２．２３
の減算結果に基づいて商を求め、それを画素信号として
出力する。

このように、本実施例においてはシェーディング補正処
理に使用する各画素１ａにおける黒基準レベルデータＢ
及び白基準レベルデータＷを格納アドレスを順次増加さ
せることにより予め１つの基準レベルメモリ１３に格納
したので、部品点数（メモリ数）を削減でき、これによ
り占有スペースを小さくしてシステムの小型化を図るこ
とができる。

又、本実施例では画像読取装置の電源投入時、外部から
の処理モードの設定時、それ以外の必要なときには基準
レベルメモリ１３とＡ／Ｄ変換器１１とを接続し、シェ
ーディング補正処理に使用する各画素１ａにおける黒基
準レベルデータＢ及ひ白基準レベルデータＷを生成する
ようにしたので、光源の長期使用により輝度が低下した
場合でも適性な白基準レベルデータＷを生成でき、これ
により的確なシェーディング補正処理を行うことができ
る。

尚、本実施例では各画素１ａにおける黒基準レベルデー
タＢ及び白基準レベルデータＷを生成する際、各画素１
ａにおける変換データをそれぞれ１回のみ採取して黒又
は白基準レベルデータとしたが、各画素１ａにおける変
換データを複数回採取し、それらのデータの平均値を黒
又は白基準レベルデータとして採用するようにしてもよ
い。

又、本実施例では各画素１ａにおける黒及び白基準レベ
ルデータＢ、Ｗを基準レベルメモリ１３に交互に格納す
るようにしたが、基準レベルメモリ１３を上位及び下位
に区分し、例えば各画素１ａにおける黒基準レベルデー
タを上位に格納し、各画素１ａにおける白基準レベルデ
ータを下位に格納するようにしてもよい。

さらに、本実施例では画像読取装置の電源投入時にシェ
ーディング補正処理に使用する各画素１ａにおける黒基
準レベルデータＢ及び白基準レベルデータＷを生成する
ようにしたか、基準レベルメモリ１３に対して予め所定
の黒及び白基準レベルデータを格納しておいてもよい。

又、本実施例では光感知センサをアモルファスセンサに
具体化して説明したが、これには限定されない。

［発明の効果］ 以上詳述したように、本発明によれば黒及び白基準レベ
ルデータを１つのメモリに格納することにより、部品点
数を削減でき、占宵スペースを小さくしてシステムの小
型化を図ることができる優れた効果がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例を示す電気ブロック回路図、 第３図は基準レベルメモリを示す図、 第４図は基準レベルデータの書き込みを示す各波形図、 第５図は基準レベルデータの書き込みを示す各波形図、 第６図は画素信号の作成を説明する各波形図である。 図において、 ■は光感知センサ、 １ａは画素、 ２はシェーディング補正回路、 ３は基準レベルメモリ、 ４はメモリ制御回路、 １９は第１のタイミング調整手段としてのフリップフロ
ップ、 ２０は第２のタイミング調整手段としてのデイレイ回路
、 ２１は第３のタイミング調整手段としてのデイレイ回路
、 ２は第１の減算器、 ３は第２の減算器、 ４は除算器である。

Claims (1)

1. 【特許請求の範囲】 １、画素（１ａ）を構成する受光素子が多数列設されて
   なる光感知センサ（１）から出力される各画素データに
   対して各画素（１ａ）における黒及び白基準レベルデー
   タに基づいてシェーディング補正を行い画素信号を作成
   するシェーディング補正回路（２）を備えた画像読取装
   置において、各画素（１ａ）における黒及び白基準レベ
   ルデータが格納アドレスを異ならせて格納される基準レ
   ベルメモリ（３）と、 シェーディング補正処理に際し各画素（１ａ）における
   黒及び白基準レベルデータを順次出力させるメモリ制御
   回路（４）と を備えたことを特徴とする画像読取装置。 ２、前記メモリ制御回路（４）は各画素（１ａ）におけ
   る黒及び主基準レベルデータをそれらの格納アドレスを
   異ならせて前記基準レベルメモリ（３）へ格納させるも
   のであることを特徴とする請求項１記載の画像読取装置
   。 ３、前記シェーディング補正回路は、前記各画素（１ａ
   ）から出力される各画素データ、その画素データを出力
   した画素における黒及び白基準レベルデータのタイミン
   グを一致させる第１〜第３のタイミング調整手段（１９
   〜２１）と、 第１及び第２のタイミング調整手段（１９、２０）の出
   力信号の差を求める第１の減算器（２２）と、 第２及び第３のタイミング調整手段（２０、２１）の出
   力信号の差を求める第２の減算器（２３）と、 第１及び第２の減算器（２２、２３）の減算結果に基づ
   いて商を求め、それを画素信号として出力する除算器（
   ２４）と からなることを特徴とする請求項１記載の画像読取装置
   。