JPH04181589A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04181589A JPH04181589A JP2308739A JP30873990A JPH04181589A JP H04181589 A JPH04181589 A JP H04181589A JP 2308739 A JP2308739 A JP 2308739A JP 30873990 A JP30873990 A JP 30873990A JP H04181589 A JPH04181589 A JP H04181589A
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
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- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
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- Power Engineering (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、不良になったメモリブロックを予備のメモリ
ブロックに切り替え欠陥を救済する半導体メモリに係り
、特に汎用メモリにも適用可能でかつ効率よく欠陥を救
済するのに好適な半導体メモリに関する。
ブロックに切り替え欠陥を救済する半導体メモリに係り
、特に汎用メモリにも適用可能でかつ効率よく欠陥を救
済するのに好適な半導体メモリに関する。
［従来の技術］
欠陥救済技術は、半導体メモリの歩留りの向上製造コス
トの低減に有効な手法として、広く用いられている。こ
の技術については、たとえば次の文献に記載されている
。
トの低減に有効な手法として、広く用いられている。こ
の技術については、たとえば次の文献に記載されている
。
（１）アイ・ニス・ニス・シー・シー、ダイジェスト・
オン・テクニカル・ペーパーズ、第８０頁から第８１頁
、１９８１年２月（ＩＳＳＣＣ，Ｄｉｇｅｓｔｏｆ Ｔ
ｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 ｐｐ、８０−８１
． Ｆｅｂ、１９８１）（２）アイ・イー・イー・イー
、ジャーナル・オン・ソリッド・ステート・サーキッッ
、第１Ｓ巻第４号、第６７７頁から第６８６頁、１９８
０年８月 （ＩＥＥＥ、 Ｊｏｕｒｎａｌ ｏｆ ５ｏ
ｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ。
オン・テクニカル・ペーパーズ、第８０頁から第８１頁
、１９８１年２月（ＩＳＳＣＣ，Ｄｉｇｅｓｔｏｆ Ｔ
ｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 ｐｐ、８０−８１
． Ｆｅｂ、１９８１）（２）アイ・イー・イー・イー
、ジャーナル・オン・ソリッド・ステート・サーキッッ
、第１Ｓ巻第４号、第６７７頁から第６８６頁、１９８
０年８月 （ＩＥＥＥ、 Ｊｏｕｒｎａｌ ｏｆ ５ｏ
ｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ。
ｖｏｌ、５ｃ−１５，Ｎｏ、４． ｐｐ、６７７−６８
６． Ａｕｇ、１９８１）（３）アイ・ニス・ニス・シ
ー・シー、ダイジェスト・オン・テクニカル・ペーパー
ズ、第２４０頁から第２４１頁、１９８９年２月（ｌ５
ＳＣＣ。
６． Ａｕｇ、１９８１）（３）アイ・ニス・ニス・シ
ー・シー、ダイジェスト・オン・テクニカル・ペーパー
ズ、第２４０頁から第２４１頁、１９８９年２月（ｌ５
ＳＣＣ。
、 Ｄｉｇｅｓｔ、 ｏｆ Ｔｅｃｈｎｉｃ
ａｌ Ｐａｐｅｒｓ、 ｐｐ＋２４０−２４１．
Ｆｅｂ。
ａｌ Ｐａｐｅｒｓ、 ｐｐ＋２４０−２４１．
Ｆｅｂ。
現在の半導体メモリで主として用いられているのは、上
記文献（１，）に記載されているように、・ 不良メ
モリセルを含むワード線もしくはビット線を、あらかじ
め半導体メモリのチップ上に設けておいた予備のワード
線もしくは予備のビット線で置換するという方法である
。これに対して、より大きなブロック単位で置換するこ
とが（２）で提案されている。これは、ウェハ全体をひ
とつのメモリとする、いわゆるウェハスケールインテグ
レーションに関する文献である。（３）もウェハスケー
ルインテグレーションに関する文献であるが、ここでは
、不良メモリセルを予備で置換するという方法ではなく
、ウェハ上の不良のあるチップを除いてメモリシステム
を構成するという方法が提案されている。
記文献（１，）に記載されているように、・ 不良メ
モリセルを含むワード線もしくはビット線を、あらかじ
め半導体メモリのチップ上に設けておいた予備のワード
線もしくは予備のビット線で置換するという方法である
。これに対して、より大きなブロック単位で置換するこ
とが（２）で提案されている。これは、ウェハ全体をひ
とつのメモリとする、いわゆるウェハスケールインテグ
レーションに関する文献である。（３）もウェハスケー
ルインテグレーションに関する文献であるが、ここでは
、不良メモリセルを予備で置換するという方法ではなく
、ウェハ上の不良のあるチップを除いてメモリシステム
を構成するという方法が提案されている。
［発明が解決しようとする課題］
上記従来の欠陥救済技術の問題点は、消費電流、特に待
機時消費電流が過大である不良（以下、ＤＣ不良という
）を修復できないことである。消費電流が仕様で定めら
れた値よりも大きいチップは不良品として廃棄せざるを
えないため、ＤＣ不良は歩留りの向上を妨げる大きな原
因となっている。ＤＣ不良はいろいろな原因によって起
こりつるが、たとえばＤＲＡＭのメモリアレー内で起こ
るものについて第１１図を用いて説明する。
機時消費電流が過大である不良（以下、ＤＣ不良という
）を修復できないことである。消費電流が仕様で定めら
れた値よりも大きいチップは不良品として廃棄せざるを
えないため、ＤＣ不良は歩留りの向上を妨げる大きな原
因となっている。ＤＣ不良はいろいろな原因によって起
こりつるが、たとえばＤＲＡＭのメモリアレー内で起こ
るものについて第１１図を用いて説明する。
この図は、通常の１トランジスタ・１キヤパシタ形のメ
モリセルを用いたＤＲＡＭのメモリアレーとセンス回路
の等価回路図である。メモリアレー１０内には、ワード
線Ｗとデータ線対り、Ｄとの交点に、メモリセルＭＣが
配列されている。Ｐはプレート（メモリセルのキャパシ
タの対向電極）である。センス回路ｌｌ内には、データ
線上の信号電圧を増幅するセンスアンプ１１０、データ
線電位を初期設定するためのプリチャージ回路１１１が
ある。このメモリが待機状態のときの各ノードの電位は
次のとおりである。まず、ワード線はすべて非選択状態
であり、その電位は接地電位（ＯＶ）に固定されている
。データ線はプリチャージ回路１１】、配線１１５を通
して直流電源ＶＭＰに接続されている。プレートは配線
１０５によって直流電源Ｖｐムに接続されている。電源
ＶＰＬとＶＭＰの電位は、最近のＤＲＡ〜１ではともに
電源電圧ＶＣＣの１／２にするのが一般的である。
モリセルを用いたＤＲＡＭのメモリアレーとセンス回路
の等価回路図である。メモリアレー１０内には、ワード
線Ｗとデータ線対り、Ｄとの交点に、メモリセルＭＣが
配列されている。Ｐはプレート（メモリセルのキャパシ
タの対向電極）である。センス回路ｌｌ内には、データ
線上の信号電圧を増幅するセンスアンプ１１０、データ
線電位を初期設定するためのプリチャージ回路１１１が
ある。このメモリが待機状態のときの各ノードの電位は
次のとおりである。まず、ワード線はすべて非選択状態
であり、その電位は接地電位（ＯＶ）に固定されている
。データ線はプリチャージ回路１１】、配線１１５を通
して直流電源ＶＭＰに接続されている。プレートは配線
１０５によって直流電源Ｖｐムに接続されている。電源
ＶＰＬとＶＭＰの電位は、最近のＤＲＡ〜１ではともに
電源電圧ＶＣＣの１／２にするのが一般的である。
さて、ここでワード線Ｗとデータ線りとが１０８に示す
ようにショートしていたとする。このような不良がある
と、ＶＭｐ （＝ Ｖｃｃ／ ２ ）からプリチャージ
回路、データ線、ワード線を通して接地に向って電流が
流れる。ワード線ＷＩとプレートＰとが１０９に示すよ
うにショートしていた場合は、Ｖｐｔ （＝ Ｖｃｃ／
２ ）からプレート、ワード線を通して接地に向って
電流が流れる。いずれの場合も待機状態において過大な
直流電流が流れることになる。これらの不良は従来の欠
陥救済技術では修復できない。たとえＷ％Ｄを予備のワ
ード線、データ線でそれぞれ置換したとしても、Ｗ、Ｄ
が選択されなくなるだけで、待機状態における上記電流
経路は残るからである。
ようにショートしていたとする。このような不良がある
と、ＶＭｐ （＝ Ｖｃｃ／ ２ ）からプリチャージ
回路、データ線、ワード線を通して接地に向って電流が
流れる。ワード線ＷＩとプレートＰとが１０９に示すよ
うにショートしていた場合は、Ｖｐｔ （＝ Ｖｃｃ／
２ ）からプレート、ワード線を通して接地に向って
電流が流れる。いずれの場合も待機状態において過大な
直流電流が流れることになる。これらの不良は従来の欠
陥救済技術では修復できない。たとえＷ％Ｄを予備のワ
ード線、データ線でそれぞれ置換したとしても、Ｗ、Ｄ
が選択されなくなるだけで、待機状態における上記電流
経路は残るからである。
上記文献（３）には、不良のあるチップの電源スィッチ
を切る二とが提案されている。このようにすれば一応Ｄ
Ｃ不良を修復することはできるが、ここで提案されてい
る方式には、次のような問題点がある。第１に、不良の
ある位置を記憶するためのＲＯＭがウェハの外部回路と
して別に必要である。第２に、不良のメモリは取り除く
ことになるので、使用できるメモリの容量が一定でなく
、その容量は不良チップの数および分布に依存する。
を切る二とが提案されている。このようにすれば一応Ｄ
Ｃ不良を修復することはできるが、ここで提案されてい
る方式には、次のような問題点がある。第１に、不良の
ある位置を記憶するためのＲＯＭがウェハの外部回路と
して別に必要である。第２に、不良のメモリは取り除く
ことになるので、使用できるメモリの容量が一定でなく
、その容量は不良チップの数および分布に依存する。
これらの理由により、二の方法は、ＤＲＡＭ、ＳＲＡＭ
などの汎用メモリへの適用はできず、限られた応用に留
まる。また、制御用の回路規模も大きく （チップ面積
２０％増）消費電力も大きい。
などの汎用メモリへの適用はできず、限られた応用に留
まる。また、制御用の回路規模も大きく （チップ面積
２０％増）消費電力も大きい。
本発明の目的は、上記の諸問題点を解決し、汎用メモリ
にも適用可能な、ＤＣ不良を効率よく修復できる欠陥救
済方式の半導体メモリを提供することにある。
にも適用可能な、ＤＣ不良を効率よく修復できる欠陥救
済方式の半導体メモリを提供することにある。
［課題を解決するための手段］
上記目的を達成するための本発明の半導体メモリは、例
えば第１図に示すように、複数の正規のメモリブロック
と、複数の予備メモリブロックと、上記正規のメモリブ
ロックを選択するアドレス信号を発生するアドレス手段
と、不良のある上記正規のメモリブロックのアドレスを
記憶するＲＯＭと、該ＲＯＭとアドレス信号とを比較す
る比較手段と、上記ＲＯＭの出力と上記アドレス信号と
に従って上記正規のメモリブロックのそれぞれへの電源
および信号を供給あるいは供給停止する正規のメモリブ
ロック用スイッチ手段と、上記ＲＯＭの出力と上記比較
回路の出力とに従って上記予備メモリブロックのそれぞ
れへの電源および信号を供給あるいは供給停止する予備
メモリブロック用スイッチ手段とを備えることを特徴と
する。
えば第１図に示すように、複数の正規のメモリブロック
と、複数の予備メモリブロックと、上記正規のメモリブ
ロックを選択するアドレス信号を発生するアドレス手段
と、不良のある上記正規のメモリブロックのアドレスを
記憶するＲＯＭと、該ＲＯＭとアドレス信号とを比較す
る比較手段と、上記ＲＯＭの出力と上記アドレス信号と
に従って上記正規のメモリブロックのそれぞれへの電源
および信号を供給あるいは供給停止する正規のメモリブ
ロック用スイッチ手段と、上記ＲＯＭの出力と上記比較
回路の出力とに従って上記予備メモリブロックのそれぞ
れへの電源および信号を供給あるいは供給停止する予備
メモリブロック用スイッチ手段とを備えることを特徴と
する。
すなわち、正規の各メモリブロックへの電源および信号
の供給をスイッチ回路によって停止できるようにし、ま
た一方、ＤＣ不良のあるメモリブロックのアドレスを記
憶するＲＯＭをチップ上に設けておき、その出力によっ
て上記スイッチ回路を制御して、不良メモリブロックへ
の電源および信号の供給を停止し、かわりに予備メモリ
ブロックに電源および信号を供給するようにするもので
ある。
の供給をスイッチ回路によって停止できるようにし、ま
た一方、ＤＣ不良のあるメモリブロックのアドレスを記
憶するＲＯＭをチップ上に設けておき、その出力によっ
て上記スイッチ回路を制御して、不良メモリブロックへ
の電源および信号の供給を停止し、かわりに予備メモリ
ブロックに電源および信号を供給するようにするもので
ある。
ここで、上記正規のメモリブロック用スイッチ手段は、
上記ＲＯＭの出力をデコードする第１のデコード手段と
、上記アドレス信号をデコードする第２のデコード手段
と、該第１、第２のデコード手段により制御されるスイ
ッチ回路とを備えるものとすればよい。
上記ＲＯＭの出力をデコードする第１のデコード手段と
、上記アドレス信号をデコードする第２のデコード手段
と、該第１、第２のデコード手段により制御されるスイ
ッチ回路とを備えるものとすればよい。
またあるいは、上記メモリセルは１トランジスタ・１キ
ヤパシタ形ダイナミツクメモリセルであり、上記正規の
メモリブロック用および予備メモリブロック用スイッチ
手段は、上記メモリセルのプレート用電源と、データ線
プリチャージ用電源と、データ線プリチャージ信号とを
少なくとも供給もしくは供給停止するものであればよい
。
ヤパシタ形ダイナミツクメモリセルであり、上記正規の
メモリブロック用および予備メモリブロック用スイッチ
手段は、上記メモリセルのプレート用電源と、データ線
プリチャージ用電源と、データ線プリチャージ信号とを
少なくとも供給もしくは供給停止するものであればよい
。
［作 用］
正規の各メモリブロックへの電源および信号の供給をス
イッチ回路によって停止できるようにすることにより、
待機時や不良になった場合を含め、使用されないメモリ
ブロックには信号はもとより電源の供給を停止すること
ができる。このことは不要な電力消費をなくすものであ
る。
イッチ回路によって停止できるようにすることにより、
待機時や不良になった場合を含め、使用されないメモリ
ブロックには信号はもとより電源の供給を停止すること
ができる。このことは不要な電力消費をなくすものであ
る。
不良のある正規のメモリブロックへの電源および信号の
供給を停止し、かわりに予備メモリブロックを用いるこ
とにより、従来の欠陥救済技術では修復できなかったＤ
Ｃ不良をも修復できるようになる。また、不良メモリブ
ロックへの信号の供給を停止することにより、不必要な
電流の消費を抑えることが可能になる。
供給を停止し、かわりに予備メモリブロックを用いるこ
とにより、従来の欠陥救済技術では修復できなかったＤ
Ｃ不良をも修復できるようになる。また、不良メモリブ
ロックへの信号の供給を停止することにより、不必要な
電流の消費を抑えることが可能になる。
これらの電源および信号の切り替え制御をチップ上に設
けたＲＯＭにより行うことによ番ハ外部に制御回路を設
ける必要がなくなり、したがって上記の本発明の手段は
汎用メモリに適用することが可能になる。
けたＲＯＭにより行うことによ番ハ外部に制御回路を設
ける必要がなくなり、したがって上記の本発明の手段は
汎用メモリに適用することが可能になる。
［実施例コ
以下、図面を参照して、この発明の詳細な説明する。な
お、以下の説明では、ＤＲＡＭ （ダイナミックランダ
ムアクセスメモリ）、特にｌトランジスタ・１キヤパシ
タ形メモリセルを用いたＤＲＡＭに欠陥救済を導入した
場合について述べるが、本発明はＳＲＡＭ（スタティッ
クランダムアクセスメモリ）、ＥＰＲＯＭ（書替可能読
出し専用メモリ） 、ＥＥＰＲＯＭ （を気的書替可能
読出し専用メモリ）等の他の半導体メモリにも適用可能
である。また、主としてＣＭＯ５技術を用いた半導体メ
モリについて述べるが、本発明は他の技術、たとえば単
一極性のＭＯＳトランジスタ、バイポーラトランジスタ
、あるいはそれらの組合せを用いた半導体メモリにも適
用可能である。
お、以下の説明では、ＤＲＡＭ （ダイナミックランダ
ムアクセスメモリ）、特にｌトランジスタ・１キヤパシ
タ形メモリセルを用いたＤＲＡＭに欠陥救済を導入した
場合について述べるが、本発明はＳＲＡＭ（スタティッ
クランダムアクセスメモリ）、ＥＰＲＯＭ（書替可能読
出し専用メモリ） 、ＥＥＰＲＯＭ （を気的書替可能
読出し専用メモリ）等の他の半導体メモリにも適用可能
である。また、主としてＣＭＯ５技術を用いた半導体メ
モリについて述べるが、本発明は他の技術、たとえば単
一極性のＭＯＳトランジスタ、バイポーラトランジスタ
、あるいはそれらの組合せを用いた半導体メモリにも適
用可能である。
〔実施例１〕
第１図に本発明の一実施例を示す。これは、ＤＲＡＭに
本発明を適用した例である。図中、１０および２０はワ
ード線Ｗとデータ線対り、 Ｄの交点にメモリセルが配
置されたメモリマットであり、ｌＯは正規の、２０は予
備のメモリマットである。図にはそれぞれ１個ずつしか
記載されていないが、正規のメモリマットはＭ個、予備
のメモリマットはＲ個設けられている（Ｍ、Ｒはいずれ
も２以上の整数）。１１および２１はデータ線対上の信
号を増幅するセンス回路、１２および２２はワード線を
選択するロウデコーダ、１３および２３はデータ線を選
択するカラムデコーダである。１４および２４は各メモ
リマットへ電源を供給するスイッチ回路、１５および２
５は各メモリマットへ信号を供給するスイッチ回路であ
る。
本発明を適用した例である。図中、１０および２０はワ
ード線Ｗとデータ線対り、 Ｄの交点にメモリセルが配
置されたメモリマットであり、ｌＯは正規の、２０は予
備のメモリマットである。図にはそれぞれ１個ずつしか
記載されていないが、正規のメモリマットはＭ個、予備
のメモリマットはＲ個設けられている（Ｍ、Ｒはいずれ
も２以上の整数）。１１および２１はデータ線対上の信
号を増幅するセンス回路、１２および２２はワード線を
選択するロウデコーダ、１３および２３はデータ線を選
択するカラムデコーダである。１４および２４は各メモ
リマットへ電源を供給するスイッチ回路、１５および２
５は各メモリマットへ信号を供給するスイッチ回路であ
る。
１６および１７は、１４．１５を制御するデコード回路
である。
である。
３０はロウアドレスバッファ、３１はカラムアドレスバ
ッファである。ロウアドレスバッファの出力信号のうち
、ｍ （＝ｌｏｇ、Ｍ）ビット４０Ａはメモリマットを
指定する信号（以下、マット間アドレス信号という）、
残りのビット４０Ｂはメモリマット内のワード線を指定
する信号（以下、マット内アドレス信号という）である
。３５はＤＣ不良のあるメモリマットのマット間アドレ
スを記憶しておくためのＲＯＭ、３６はＲＯＭの出力と
アドレスバッファの出力のマット間アドレス信号を比較
する比較回路である。３２はメモリセルのプレート用の
電源■ＰＬを発生する回路、３３はデータ線プリチャー
ジ用の電源ＶＭＰを発生する回路、３４はセンス回路を
駆動するためのタイミング信号群を発生する回路である
。なお、データの入出力回路はここでは記載を省略しで
ある。
ッファである。ロウアドレスバッファの出力信号のうち
、ｍ （＝ｌｏｇ、Ｍ）ビット４０Ａはメモリマットを
指定する信号（以下、マット間アドレス信号という）、
残りのビット４０Ｂはメモリマット内のワード線を指定
する信号（以下、マット内アドレス信号という）である
。３５はＤＣ不良のあるメモリマットのマット間アドレ
スを記憶しておくためのＲＯＭ、３６はＲＯＭの出力と
アドレスバッファの出力のマット間アドレス信号を比較
する比較回路である。３２はメモリセルのプレート用の
電源■ＰＬを発生する回路、３３はデータ線プリチャー
ジ用の電源ＶＭＰを発生する回路、３４はセンス回路を
駆動するためのタイミング信号群を発生する回路である
。なお、データの入出力回路はここでは記載を省略しで
ある。
本実施例の欠陥救済動作を以下に説明する。欠陥救済に
おいて中心的役割を果たすのは、スイッチ回路１４．１
５．２４．２５、およびデコード回路１６．１７である
。１４はマットエネーブル信号ＭＥが論理“１”のとき
にオン、１５はＭＥとマット選択信号ＭＳがともに論理
“１′″のときにオン、２４は予備マットエネーブル信
号ＳＭＥが論理パビ′のときにオン、２５はＳＭＥと予
備マット選択ＳＭＳがともに論理１１１ Ｉ＋のときに
オンになる。１６はＲＯＭ （不良メモリマットのマッ
ト間アドレスが記憶されている）の出力４５を受けて、
当該メモリマットの良否を判定し、不良であれば出力Ｍ
Ｅを論理ＩＩ Ｏｎに、不良でなければ論理ｔｒ １
ｎにする。１７はマット間アドレス信号４０Ａを受けて
、それが当該メモリマットのアドレスであれば出力Ｍ、
Ｓを論理ＩＩ Ｉ Ｉ＋に、さもなければ論理“′０
″にする。
おいて中心的役割を果たすのは、スイッチ回路１４．１
５．２４．２５、およびデコード回路１６．１７である
。１４はマットエネーブル信号ＭＥが論理“１”のとき
にオン、１５はＭＥとマット選択信号ＭＳがともに論理
“１′″のときにオン、２４は予備マットエネーブル信
号ＳＭＥが論理パビ′のときにオン、２５はＳＭＥと予
備マット選択ＳＭＳがともに論理１１１ Ｉ＋のときに
オンになる。１６はＲＯＭ （不良メモリマットのマッ
ト間アドレスが記憶されている）の出力４５を受けて、
当該メモリマットの良否を判定し、不良であれば出力Ｍ
Ｅを論理ＩＩ Ｏｎに、不良でなければ論理ｔｒ １
ｎにする。１７はマット間アドレス信号４０Ａを受けて
、それが当該メモリマットのアドレスであれば出力Ｍ、
Ｓを論理ＩＩ Ｉ Ｉ＋に、さもなければ論理“′０
″にする。
正規のメモリマット１０に着目し、まず、不良がない場
合について述べる。このときは、デコード回路１６の出
力信号ＭＥが論理ＩＩ Ｉ Ｉ＋であり、スイッチ回路
１４がオンになっている。これにより、電源ＶＰＬ、
ＶＭＰがメモリマット１０に供給される。メモリが動作
状態になると、アドレスバッファがアドレス信号を発生
する。このうちのマット間アドレス信号４ＯＡが、デコ
ード回路１７によりデコードされ、その出力信号ＭＳは
、当該メモリマット１０が選択された場合は論理ＩＩ
Ｉ Ｉ＋に、選択されない場合は論理″０′″になる。
合について述べる。このときは、デコード回路１６の出
力信号ＭＥが論理ＩＩ Ｉ Ｉ＋であり、スイッチ回路
１４がオンになっている。これにより、電源ＶＰＬ、
ＶＭＰがメモリマット１０に供給される。メモリが動作
状態になると、アドレスバッファがアドレス信号を発生
する。このうちのマット間アドレス信号４ＯＡが、デコ
ード回路１７によりデコードされ、その出力信号ＭＳは
、当該メモリマット１０が選択された場合は論理ＩＩ
Ｉ Ｉ＋に、選択されない場合は論理″０′″になる。
これにより、当該メモリマット１０が選択された場合は
、スイッチ回路１５がオンになり、タイミング信号が供
給される。選択されない場合は、タイミング信号は供給
されない。一方、予備マットエネーブル信号ＳＭＥは論
理“Ｏ″′になっているので、予備メモリマットには電
源もタイミング信号も供給されない。
、スイッチ回路１５がオンになり、タイミング信号が供
給される。選択されない場合は、タイミング信号は供給
されない。一方、予備マットエネーブル信号ＳＭＥは論
理“Ｏ″′になっているので、予備メモリマットには電
源もタイミング信号も供給されない。
次に、正規のメモリマット１０にＤＣ不良があリ、この
マットを予備メモリマット２ｏで置換する場合を考える
。この場合は、メモリマット１゜のマット間アドレスを
ＲＯＭ３５に書き込んでおく。これにより、メモリマッ
ト１ｏのエネーブル信号ＭＥは論理ｒＬ ＯＩＩに、予
備メモリマット２゜のエネーブル信号ＳＭＥは論理“′
ビになる。したがって、電源ＶＰＬ、ＶＨｐは、１０に
は供給されず、２０に供給されるようになる。メモリが
動作状態になると、先と同様に、信号ＭＳが、当該メモ
リマット１０が選択された場合は論理１１１ ＩＩに、
選択されない場合は論理ＩＩ ＯＩＩになる。しかし、
メモリマット１０のＭ、Ｅが論理１１ Ｑ ＩＩでスイ
ッチ回路１５がオフであるため、たとえ選択されてもタ
イミング信号は供給されない。一方、マット間アドレス
信号とＲＯＭの出力とが、比較回路３６により比較され
る。メモリマット１０が選択された場合は、その出力Ｓ
ＭＳが論理１１１ ＩＩになる。
マットを予備メモリマット２ｏで置換する場合を考える
。この場合は、メモリマット１゜のマット間アドレスを
ＲＯＭ３５に書き込んでおく。これにより、メモリマッ
ト１ｏのエネーブル信号ＭＥは論理ｒＬ ＯＩＩに、予
備メモリマット２゜のエネーブル信号ＳＭＥは論理“′
ビになる。したがって、電源ＶＰＬ、ＶＨｐは、１０に
は供給されず、２０に供給されるようになる。メモリが
動作状態になると、先と同様に、信号ＭＳが、当該メモ
リマット１０が選択された場合は論理１１１ ＩＩに、
選択されない場合は論理ＩＩ ＯＩＩになる。しかし、
メモリマット１０のＭ、Ｅが論理１１ Ｑ ＩＩでスイ
ッチ回路１５がオフであるため、たとえ選択されてもタ
イミング信号は供給されない。一方、マット間アドレス
信号とＲＯＭの出力とが、比較回路３６により比較され
る。メモリマット１０が選択された場合は、その出力Ｓ
ＭＳが論理１１１ ＩＩになる。
これにより、予備メモリマット２ｏのスイッチ回路２５
がオンになり、タイミング信号が２０に供給される。
がオンになり、タイミング信号が２０に供給される。
次に、本実施例の要素回路の詳細を図面を用いて説明す
る。第２図はＲＯＭ３５の実現方法の一例である。図中
、３５０が１個のマット間アトしスを記憶する単位回路
である。各予備メモリマットに対応して１個、計Ｒ個の
回路３５０が設けられている。マット間アドレスはｍビ
ットから成るので、回路３５０内には、１ビット分の記
憶回路３５１がｍ個と、予備マットエネーブル信号ＳＭ
Ｅを発生する回路３５２（回路構成は３５１と同じ）と
が設けられている。回路３５１は、記憶用のデバイスと
してレーザで切断されるヒユーズ３５３を用いている。
る。第２図はＲＯＭ３５の実現方法の一例である。図中
、３５０が１個のマット間アトしスを記憶する単位回路
である。各予備メモリマットに対応して１個、計Ｒ個の
回路３５０が設けられている。マット間アドレスはｍビ
ットから成るので、回路３５０内には、１ビット分の記
憶回路３５１がｍ個と、予備マットエネーブル信号ＳＭ
Ｅを発生する回路３５２（回路構成は３５１と同じ）と
が設けられている。回路３５１は、記憶用のデバイスと
してレーザで切断されるヒユーズ３５３を用いている。
ヒユーズが切断されていないときは、ノード３５４が高
レベルであり、出力Ｆは低レベル、すなわち論理“０″
である。このときＭＯＳＦＥＴ３５６は非導通状態であ
る。
レベルであり、出力Ｆは低レベル、すなわち論理“０″
である。このときＭＯＳＦＥＴ３５６は非導通状態であ
る。
ヒユーズを切断すると、ノード３５４が低レベルになり
、出力Ｆが高レベル、すなわち論理ＩＩ Ｉ ＩＩにな
る。このときＭＯＳＦＥＴ３５６は導通状態になり、ノ
ード３５４を低レベルに保持する。
、出力Ｆが高レベル、すなわち論理ＩＩ Ｉ ＩＩにな
る。このときＭＯＳＦＥＴ３５６は導通状態になり、ノ
ード３５４を低レベルに保持する。
ＭＯＳＦＥＴ３５５は、ヒユーズが切断されているとき
にノード３５４を確実に低レベルにするためのものであ
る。このゲートには、電源投入直後、あるいは適宜（た
とえばｌサイクルに１回）高レベルになる信号ＦＵＳを
印加しておけばよい。
にノード３５４を確実に低レベルにするためのものであ
る。このゲートには、電源投入直後、あるいは適宜（た
とえばｌサイクルに１回）高レベルになる信号ＦＵＳを
印加しておけばよい。
不良のある正規のメモリマットを予備メモリマットで置
換する場合は、使用する予備メモリマットに対応する回
路３５０に、次のようにして、正規のメモリマットのア
ドレスを記憶させる。まず、回路３５２内のヒユーズを
切断する。これにより、予備メモリマットエネーブル信
号ＳＭＥが論理パ１”になる。回路３５１内の各ヒユー
ズを切断するか否かは、正規のメモリマットのマット間
アドレスによって定める。たとえばマット間アドレスの
ビットが′１”ならば切断し、ＩＩ Ｑ Ｉ！ならば切
断しない（もちろん逆でもよい）。ヒユーズを切断され
た回路３５１の出力のみが論理“ｌ”になる。不良のあ
る正規のメモリマットが複数ある場合は、複数個の回路
３５０に正規のメモリマットのアドレスを書き込めばよ
い。
換する場合は、使用する予備メモリマットに対応する回
路３５０に、次のようにして、正規のメモリマットのア
ドレスを記憶させる。まず、回路３５２内のヒユーズを
切断する。これにより、予備メモリマットエネーブル信
号ＳＭＥが論理パ１”になる。回路３５１内の各ヒユー
ズを切断するか否かは、正規のメモリマットのマット間
アドレスによって定める。たとえばマット間アドレスの
ビットが′１”ならば切断し、ＩＩ Ｑ Ｉ！ならば切
断しない（もちろん逆でもよい）。ヒユーズを切断され
た回路３５１の出力のみが論理“ｌ”になる。不良のあ
る正規のメモリマットが複数ある場合は、複数個の回路
３５０に正規のメモリマットのアドレスを書き込めばよ
い。
記憶用のデバイスは、ここで示したレーザで切断される
ヒユーズに限られない。電気的に切断されるヒユーズや
、ＥＰＲＯＭなどの不揮発性メモリを用いてもよい。
ヒユーズに限られない。電気的に切断されるヒユーズや
、ＥＰＲＯＭなどの不揮発性メモリを用いてもよい。
第３図は比較回路３６の実現方法の一例である。
図中、３６０が、ＲＯＭの出力とマット間アドレス信号
とを比較する単位回路である。各予備メモリマットに対
応して１個、計Ｒ個の回路３６０が設けられている。回
路３６０は、ｍ個の排他的論理和ゲート３６１、インバ
ータ３６２、およびＮＯＲゲート３６３から成る。出力
（予備メモリマット選択信号Ｓ Ｍ Ｓ ｔ ）は、Ｒ
ＯＭの出力ＦＩＪとアドレス信号ａｎ＋Ｊ （ｊ ＝
Ｃ）−ｍ −１）がすべて一致し、かつ予備マットエネ
ーブル信号ＳＭＥｌ＝１のときにかぎり、論理ｉｉ １
ｕとなる。
とを比較する単位回路である。各予備メモリマットに対
応して１個、計Ｒ個の回路３６０が設けられている。回
路３６０は、ｍ個の排他的論理和ゲート３６１、インバ
ータ３６２、およびＮＯＲゲート３６３から成る。出力
（予備メモリマット選択信号Ｓ Ｍ Ｓ ｔ ）は、Ｒ
ＯＭの出力ＦＩＪとアドレス信号ａｎ＋Ｊ （ｊ ＝
Ｃ）−ｍ −１）がすべて一致し、かつ予備マットエネ
ーブル信号ＳＭＥｌ＝１のときにかぎり、論理ｉｉ １
ｕとなる。
比較回路は、ここに示した回路に限らず、これと論理的
に同等な他の回路でもよい。
に同等な他の回路でもよい。
第４図は、正規のメモリマット用スイッチ回路１４．１
５およびデコード回路１６．１７の実現方法の一例であ
る。デコード回路１６は、Ｒ個の回路１６０とＮＯＲゲ
ート１６１がら成る。回路１６０は、ＲＯＭの出力のう
ちの１個のアドレスＦ＋、〜Ｆ１−１をデコードする単
位回路であり、インバータ１６２とＡＮＤゲート１６３
から成る。
５およびデコード回路１６．１７の実現方法の一例であ
る。デコード回路１６は、Ｒ個の回路１６０とＮＯＲゲ
ート１６１がら成る。回路１６０は、ＲＯＭの出力のう
ちの１個のアドレスＦ＋、〜Ｆ１−１をデコードする単
位回路であり、インバータ１６２とＡＮＤゲート１６３
から成る。
インバータ１６２の挿入箇所は、当該メモリマットのマ
ット間アドレスによって定める。Ｆ、。〜Ｆ １ｍ−＋
が当該メモリマットのアドレスと一致し、かつ予備マッ
トエネーブル信号ＳＭＥ＋＝ １のときにＡＮＤゲート
１６３の出力が論理ＩＩ Ｉ ＩＩになり、このときＮ
ＯＲ１６１ゲートの出力（メモリマットエネーブル信号
ＭＥ）は論理“ＯＩＩになる。
ット間アドレスによって定める。Ｆ、。〜Ｆ １ｍ−＋
が当該メモリマットのアドレスと一致し、かつ予備マッ
トエネーブル信号ＳＭＥ＋＝ １のときにＡＮＤゲート
１６３の出力が論理ＩＩ Ｉ ＩＩになり、このときＮ
ＯＲ１６１ゲートの出力（メモリマットエネーブル信号
ＭＥ）は論理“ＯＩＩになる。
当該メモリマットのアドレスが、Ｒ個のアドレスＦ１〜
Ｆ ｒ＊−、（１＝Ｏ〜Ｒ−１）のいずれとも−致しな
かった場合は、ＭＥは論理ＩＩ ｌ”になる。
Ｆ ｒ＊−、（１＝Ｏ〜Ｒ−１）のいずれとも−致しな
かった場合は、ＭＥは論理ＩＩ ｌ”になる。
デコード回路１７は、マット間アドレス信号ａ９〜ａｎ
＋＋ｍ−１をデコードする回路であり、インバータ１７
２とＡＮＤゲート１７３から成る。インバータ１７２の
挿入箇所は、上述の回路１６０と同様に定める。アドレ
ス信号ａｎ〜ａ ｎ＋ｍ−、が当該メモリマットのアド
レスと一致したときにかぎり、マット選択信号ＭＳが論
理゛１″になる。
＋＋ｍ−１をデコードする回路であり、インバータ１７
２とＡＮＤゲート１７３から成る。インバータ１７２の
挿入箇所は、上述の回路１６０と同様に定める。アドレ
ス信号ａｎ〜ａ ｎ＋ｍ−、が当該メモリマットのアド
レスと一致したときにかぎり、マット選択信号ＭＳが論
理゛１″になる。
スイッチ回路１４は、２個のｎチャネルＭＯＳＦＥＴ−
１４１，１４２から成る。マットエネーブル信号Ｍ Ｅ
が論理ビのときは、２個のＭＯＳ Ｆ ＥＴが導通状態
であり、電源ＶＰＬがメモリアレー１０内のプレートＰ
へ、電源〜’ＭＰがセンス回路内のデータ線プリチャー
ジ回路１１１へ、それぞれ供給される。ＭＥが論理ＩＩ
ＯＩＩのときは、２個のＭＯＳＦＥＴが非導通状態で
あり、電圧は供給されない。
１４１，１４２から成る。マットエネーブル信号Ｍ Ｅ
が論理ビのときは、２個のＭＯＳ Ｆ ＥＴが導通状態
であり、電源ＶＰＬがメモリアレー１０内のプレートＰ
へ、電源〜’ＭＰがセンス回路内のデータ線プリチャー
ジ回路１１１へ、それぞれ供給される。ＭＥが論理ＩＩ
ＯＩＩのときは、２個のＭＯＳＦＥＴが非導通状態で
あり、電圧は供給されない。
スイッチ回路１５は、ＮＡＮＤゲート１５１．１５３と
ＡＮＤゲート１５２から成る。メモリが待機状態のとき
は、プリチャージ信号ＰＣとセンスアンプ駆動信号ＳＡ
がともに１０″である。したがって、プリチャージ信号
線１１４は″ビ′であり、データ線はプリチャージ回路
１１１によってｖＭＰにプリチャージされている。また
、センスアンプ駆動回路１８内のＮチャネルＭＯＳＦＥ
Ｔ・１８１、ＰチャネルＭＯ３ＦＥＴ・１８２は、とも
に非導通状態であり、センスアンプ駆動配線１１２．１
１３はともに、図示していない回路によってプリチャー
ジされている。メモリが動作状態になると、ＰＣとＳＡ
がともに“ビ′になる。
ＡＮＤゲート１５２から成る。メモリが待機状態のとき
は、プリチャージ信号ＰＣとセンスアンプ駆動信号ＳＡ
がともに１０″である。したがって、プリチャージ信号
線１１４は″ビ′であり、データ線はプリチャージ回路
１１１によってｖＭＰにプリチャージされている。また
、センスアンプ駆動回路１８内のＮチャネルＭＯＳＦＥ
Ｔ・１８１、ＰチャネルＭＯ３ＦＥＴ・１８２は、とも
に非導通状態であり、センスアンプ駆動配線１１２．１
１３はともに、図示していない回路によってプリチャー
ジされている。メモリが動作状態になると、ＰＣとＳＡ
がともに“ビ′になる。
このとき、マットエネーブル信号ＭＥとマット選択信号
ＭＳがともに論理Ｉｆ Ｉ ＩＩならば、プリチャージ
信号線１１４は１１０１＋になり、ＭＯＳＦＥＴ・１８
１．１８２が導通状態になるのでセンスアンプ駆動配線
１１２は電源電位Ｖｃｃに、１１３は接地電位になる。
ＭＳがともに論理Ｉｆ Ｉ ＩＩならば、プリチャージ
信号線１１４は１１０１＋になり、ＭＯＳＦＥＴ・１８
１．１８２が導通状態になるのでセンスアンプ駆動配線
１１２は電源電位Ｖｃｃに、１１３は接地電位になる。
これにより、データ線のプリチャージが停止し、センス
アンプ１１０が駆動される。
アンプ１１０が駆動される。
しかし、ＭＥとＭＳの一方でも“Ｏ″ならば、１１２．
１１３．１１４の電位はかわらない。
１１３．１１４の電位はかわらない。
第５図は、予備メモリマット用スイッチ回路２４．２５
の実現方法の一例である。これらの回路は、第４図のス
イッチ回路１４．１５とそれぞれ同じである。相違点は
、ＭＥ、ＭＳのかわりに、予備マットエネーブル信号Ｓ
ＭＥ （ＲＯＭ３５の出力）、予備マット選択信号ＳＭ
Ｓ （比較回路３６の出力）で制御されることである。
の実現方法の一例である。これらの回路は、第４図のス
イッチ回路１４．１５とそれぞれ同じである。相違点は
、ＭＥ、ＭＳのかわりに、予備マットエネーブル信号Ｓ
ＭＥ （ＲＯＭ３５の出力）、予備マット選択信号ＳＭ
Ｓ （比較回路３６の出力）で制御されることである。
第６図は、スイッチ回路１４．１５の実現方法の他の例
である。ここでは、データ線プリチャージ用電源ＶＭｐ
の供給を停止するのに、プリチャージ回路１１１を用い
ている。そのために、〜１０ＳＦＥＴ−１４２を除去し
、スイッチ回路１５の論理を変更しである。マットエネ
ーブル信号ＭＥがＩＩ ＯＨのときは、プリチャージ信
号線１１４は常に′Ｏ′″である。そのため、ＶＭＰは
プリチャージ電源線１１５までは供給されるが、データ
線には供給されない。もちろん、 ＭＯＳＦＥＴ・１４２とプリチャージ回路】１１との両
方で、ＶＭＰの供給を停止するようにすればより確実で
ある。
である。ここでは、データ線プリチャージ用電源ＶＭｐ
の供給を停止するのに、プリチャージ回路１１１を用い
ている。そのために、〜１０ＳＦＥＴ−１４２を除去し
、スイッチ回路１５の論理を変更しである。マットエネ
ーブル信号ＭＥがＩＩ ＯＨのときは、プリチャージ信
号線１１４は常に′Ｏ′″である。そのため、ＶＭＰは
プリチャージ電源線１１５までは供給されるが、データ
線には供給されない。もちろん、 ＭＯＳＦＥＴ・１４２とプリチャージ回路】１１との両
方で、ＶＭＰの供給を停止するようにすればより確実で
ある。
第７図は、スイッチ回路１４の実現方法の他の例である
。ここでは、不良のあるメモリマットの配線に電源を供
給しないだけでなく、その電位を固定している。すなわ
ち、マットエネーブル信号ＭＥがＩＩ ＯＩＩ ノとき
は、ＭＯＳＦＥＴ・１４１．１４２がオフであるから、
Ｖｐム、ＶＭＰはそれぞれ配線１０５．１１５には供給
されない。一方、インバータ１４４の出力は＊ｒ １
ｕであるから、ｎチャネルＭＯＳＦＥＴ・１４５．１４
６はオンであリ、配線１０５．１１５は接地される。こ
のようにすることによって、配線１０５．１１５の電位
が不安定になってチップ上の他の回路にノイズなどの悪
影響をおよぼすのを、防止することができる。
。ここでは、不良のあるメモリマットの配線に電源を供
給しないだけでなく、その電位を固定している。すなわ
ち、マットエネーブル信号ＭＥがＩＩ ＯＩＩ ノとき
は、ＭＯＳＦＥＴ・１４１．１４２がオフであるから、
Ｖｐム、ＶＭＰはそれぞれ配線１０５．１１５には供給
されない。一方、インバータ１４４の出力は＊ｒ １
ｕであるから、ｎチャネルＭＯＳＦＥＴ・１４５．１４
６はオンであリ、配線１０５．１１５は接地される。こ
のようにすることによって、配線１０５．１１５の電位
が不安定になってチップ上の他の回路にノイズなどの悪
影響をおよぼすのを、防止することができる。
デコード回路およびスイッチ回路は、第４図〜第７図に
示した回路に限らず、論理的に同等な他の回路でもよい
。
示した回路に限らず、論理的に同等な他の回路でもよい
。
本実施例の特徴を以下に述べる。第１の特徴は、使用さ
れないメモリマットには、電源Ｖｐｔ、、 ＶＭｐを供
給しないことである。ＤＣ不良がない場合は、予備メモ
リマットには電源を供給しない。ＤＣ不良がある場合は
、不良のある正規のメモリマットへの電源の供給を停止
し、かわりに予備メモリマットに電源を供給する。これ
により、ＤＣ不良があるメモリマットの電流経路（第１
１図参照）を断つことができ、ＤＣ不良があるメモリを
修復することができる。
れないメモリマットには、電源Ｖｐｔ、、 ＶＭｐを供
給しないことである。ＤＣ不良がない場合は、予備メモ
リマットには電源を供給しない。ＤＣ不良がある場合は
、不良のある正規のメモリマットへの電源の供給を停止
し、かわりに予備メモリマットに電源を供給する。これ
により、ＤＣ不良があるメモリマットの電流経路（第１
１図参照）を断つことができ、ＤＣ不良があるメモリを
修復することができる。
第２の特徴は、メモリが待機時のときも、上記電源の供
給の切替えが行われていることである。
給の切替えが行われていることである。
これは、電源の切替えを司るスイッチ回路１４．２４を
制御する信号ＭＥおよびＳＭＥが、直流信号だからであ
る。従来の欠陥救済技術は、メモリが動作時になって初
めて、信号の供給先を切替えるという方式である。すな
わち、不良ワード線またはデータ線への信号の供給を停
止し、かわりに予備ワード線またはデータ線に信号を供
給する。
制御する信号ＭＥおよびＳＭＥが、直流信号だからであ
る。従来の欠陥救済技術は、メモリが動作時になって初
めて、信号の供給先を切替えるという方式である。すな
わち、不良ワード線またはデータ線への信号の供給を停
止し、かわりに予備ワード線またはデータ線に信号を供
給する。
これに対して本実施例では、待機時においてすでに電源
の供給が切替えられているので、待機時のＤＣ不良をも
修復することができる。
の供給が切替えられているので、待機時のＤＣ不良をも
修復することができる。
第３の特徴は、使用されないメモリマットには、データ
線プリチャージ信号ＰＣおよびセンスアンプ駆動信号Ｓ
Ａを供給しないことである。これにより、使用されない
メモリマットで無駄な電力が消費されるのを防止するこ
とができる。本実施例ではＰＣおよびＳＡの供給を停止
しているが、そのほかの信号、たとえばロウデコーダや
カラムデコーダで使用される信号の供給をも停止するよ
うにしてもよい。
線プリチャージ信号ＰＣおよびセンスアンプ駆動信号Ｓ
Ａを供給しないことである。これにより、使用されない
メモリマットで無駄な電力が消費されるのを防止するこ
とができる。本実施例ではＰＣおよびＳＡの供給を停止
しているが、そのほかの信号、たとえばロウデコーダや
カラムデコーダで使用される信号の供給をも停止するよ
うにしてもよい。
第４の特徴は、以上述べた電源および信号の切替えを、
チップ上に設けた回路で制御していることである。した
がって、先に述べた文献（３）の方法と異なり、本方式
は汎用メモリにも適用可能である。しかも、ＲＯＭ、比
較回路、デコード回路およびスイッチ回路は、第２図〜
第７図に示したように、比較的簡単な回路で実現できる
ので、欠陥救済によるチップの面積増加は小さい。
チップ上に設けた回路で制御していることである。した
がって、先に述べた文献（３）の方法と異なり、本方式
は汎用メモリにも適用可能である。しかも、ＲＯＭ、比
較回路、デコード回路およびスイッチ回路は、第２図〜
第７図に示したように、比較的簡単な回路で実現できる
ので、欠陥救済によるチップの面積増加は小さい。
【実施例２〕
第８図に本発明の第２の実施例を示す。第１図の実施例
との相違点は、デコーダ３７が設けられていることであ
る。第１図の実施例では、デコード回路１７が、正規の
メモリマット毎に分散して配置されていた。本実施例で
は、それらを１カ所に集めてデコーダ３７とし、アドレ
スバッファ３０の近傍に配置している。デコーダ３７の
入力はマット間アドレス信号、出力は正規のメモリマッ
ト選択信号ＭＳであり、各正規のメモリマットまで配線
されている。
との相違点は、デコーダ３７が設けられていることであ
る。第１図の実施例では、デコード回路１７が、正規の
メモリマット毎に分散して配置されていた。本実施例で
は、それらを１カ所に集めてデコーダ３７とし、アドレ
スバッファ３０の近傍に配置している。デコーダ３７の
入力はマット間アドレス信号、出力は正規のメモリマッ
ト選択信号ＭＳであり、各正規のメモリマットまで配線
されている。
本実施例の特徴は、配線の充放電による消費電力が小さ
いことである。第１図の実施例では、マット間アドレス
信号の配線４０の本数は、ｍ（＝ｌｏｇ、 Ｍ ）本で
あり、最悪の場合、メモリの１サイクルの間にｍ本すべ
てが充放電される。一方、第８図の実施例では、正規の
メモリマット選択信号ＭＳの配線４７の本数はＭ本であ
るが、そのうちメモリの１サイクルの間に充放電される
のは１本だけである。第１図の配線４０や第８図の配線
４７は、チップ全体にわたって設置する必要があるため
、その寄生容量はかなり太きい。したがって、消費電力
低減のためには、充放電される配線の数が少ない方が望
ましい。
いことである。第１図の実施例では、マット間アドレス
信号の配線４０の本数は、ｍ（＝ｌｏｇ、 Ｍ ）本で
あり、最悪の場合、メモリの１サイクルの間にｍ本すべ
てが充放電される。一方、第８図の実施例では、正規の
メモリマット選択信号ＭＳの配線４７の本数はＭ本であ
るが、そのうちメモリの１サイクルの間に充放電される
のは１本だけである。第１図の配線４０や第８図の配線
４７は、チップ全体にわたって設置する必要があるため
、その寄生容量はかなり太きい。したがって、消費電力
低減のためには、充放電される配線の数が少ない方が望
ましい。
一方、配線本数を比較してみると、第１図の配ｌｌＡ４
０はｍ本、第８図の配線４７はＭ本である。
０はｍ本、第８図の配線４７はＭ本である。
ｍ （Ｍであるから、チップ面積の点では第１図の実施
例の方が望ましい。
例の方が望ましい。
［実施例３〕
第９図に本発明の第３の実施例を示す。本実施例は、本
発明をシェアドセンス方式および多分割データ線方式を
用いたＤＲＡＭに適用した例である。カラムデコーダは
チップの端に１個だけ設けられており、その出力が図示
していない配線によって各メモリマットに分配されてい
る。センス回路１１は、左右のメモリマットＩＯＬとＩ
ＯＲとで共用されている。同様に、センス回路２１は、
２ＯＬと２ＯＲとで共用されている。
発明をシェアドセンス方式および多分割データ線方式を
用いたＤＲＡＭに適用した例である。カラムデコーダは
チップの端に１個だけ設けられており、その出力が図示
していない配線によって各メモリマットに分配されてい
る。センス回路１１は、左右のメモリマットＩＯＬとＩ
ＯＲとで共用されている。同様に、センス回路２１は、
２ＯＬと２ＯＲとで共用されている。
第１０図に正規のメモリマット用スイッチ回路およびデ
コード回路の詳細を示す。図中、１１６Ｌ、１１６Ｒは
それぞれ、メモリマット１０Ｌ、ＩＯＲのデータ線をセ
ンスアンプやデータ線プリチャージ回路に接続するため
のトランスファゲートである。１６Ｌおよび１６Ｒはそ
れぞれ、メモリマットＩＯＬ用、ＩＯＨ用の正規のメモ
リマットエネーブル信号ＭＥ−Ｌ、ＭＥ−Ｒを発生する
デコード回路である。１７Ｌおよび１７Ｒはそれぞれ、
メモリマットＩＯＬ用、１０Ｒ用の正規のメモリマット
選択信号を発生するデコード回路である。これらの回路
は、第４図に示したものと同じであるので、図には構成
の記載を省略しである。１４はメモリマットへ電源を供
給するスイッチ回路、１５はメモリマットへ信号を供給
するスイッチ回路である。これらの回路について以下に
説明する。
コード回路の詳細を示す。図中、１１６Ｌ、１１６Ｒは
それぞれ、メモリマット１０Ｌ、ＩＯＲのデータ線をセ
ンスアンプやデータ線プリチャージ回路に接続するため
のトランスファゲートである。１６Ｌおよび１６Ｒはそ
れぞれ、メモリマットＩＯＬ用、ＩＯＨ用の正規のメモ
リマットエネーブル信号ＭＥ−Ｌ、ＭＥ−Ｒを発生する
デコード回路である。１７Ｌおよび１７Ｒはそれぞれ、
メモリマットＩＯＬ用、１０Ｒ用の正規のメモリマット
選択信号を発生するデコード回路である。これらの回路
は、第４図に示したものと同じであるので、図には構成
の記載を省略しである。１４はメモリマットへ電源を供
給するスイッチ回路、１５はメモリマットへ信号を供給
するスイッチ回路である。これらの回路について以下に
説明する。
プレート用電源〜ＰＬは、Ｍ Ｅ −Ｌが１″のときメ
モリマットＩＯＬに、ＭＥ−Ｒが′１″′のときメモリ
マットＩＯＲに、それぞれ供給される。
モリマットＩＯＬに、ＭＥ−Ｒが′１″′のときメモリ
マットＩＯＲに、それぞれ供給される。
データ線プリチャージ用電源ｖｓｐは、ＭＥ−Ｌ、ＭＥ
−Ｈのうち一方でも論理ＩＩ Ｉ Ｉ＋ならば、配線１
１５を通してプリチャージ回路１１１まで供給される。
−Ｈのうち一方でも論理ＩＩ Ｉ Ｉ＋ならば、配線１
１５を通してプリチャージ回路１１１まで供給される。
ただし、後述のように、不良の（ＭＥが１１ Ｑ Ｉ＋
である）側のメモリマットのデータ線へは、ＶＭＰは供
給されない。プリチャージ回路およびセンスアンプ用の
信号の供給は、４個の信号ＭＥ−Ｌ、ＭＥ−Ｒ，ＭＳ−
Ｌ、ＭＳ−Ｈによって制御される。左右のマットエネー
ブル信号の論理和とマット選択信号の論理和とが、ＯＲ
ゲート１５８．１５９によってそれぞれ作られ、ゲート
１５１〜１５３を制御する。したがって、左右のメモリ
マットのうち不良でない方が選択された場合は、データ
線のプリチャージが停止し、センスアンプが駆動される
。
である）側のメモリマットのデータ線へは、ＶＭＰは供
給されない。プリチャージ回路およびセンスアンプ用の
信号の供給は、４個の信号ＭＥ−Ｌ、ＭＥ−Ｒ，ＭＳ−
Ｌ、ＭＳ−Ｈによって制御される。左右のマットエネー
ブル信号の論理和とマット選択信号の論理和とが、ＯＲ
ゲート１５８．１５９によってそれぞれ作られ、ゲート
１５１〜１５３を制御する。したがって、左右のメモリ
マットのうち不良でない方が選択された場合は、データ
線のプリチャージが停止し、センスアンプが駆動される
。
ＳＨＲはトランスファゲート用のタイミング信号であり
、メモリが待機状態のときはＯ″である。したかって、
メモリマットＩＯＬ用のトランスファゲート１１６Ｌは
、マットエネーブル信号ＭＥ−Ｌがｌ″ならばオン、Ｍ
Ｅ−Ｌが“０パならばオフである。メモリが動作状態に
なると、ＳＨＲがＩｌｌ”になる。したがって、ＭＳ−
Ｒが“１″のとき、すなわち反対側のメモリマット１０
Ｒが選択されたとき、トランスファゲート１１６Ｌはオ
フになる。ＭＳ−Ｒがパ０”かつＭＥ−Ｌが１１１７１
のときは、トランスファゲート１１６はオンである。以
上の説明から明らかなように、ＭＥ−Ｌが“０″のとき
は、トランスファゲート１１６Ｌは、待機時、動作時と
もオフであるため、電源ＶＭＰは１０Ｌのデータ線には
供給されない。これにより、メモリマットＩＯＬにＤＣ
不良がある場合の電流経路（第１１図参照）を断つこと
ができる。以上メモリマット１． ＯＬについて述べた
が、ＩＯＨについても同様である。
、メモリが待機状態のときはＯ″である。したかって、
メモリマットＩＯＬ用のトランスファゲート１１６Ｌは
、マットエネーブル信号ＭＥ−Ｌがｌ″ならばオン、Ｍ
Ｅ−Ｌが“０パならばオフである。メモリが動作状態に
なると、ＳＨＲがＩｌｌ”になる。したがって、ＭＳ−
Ｒが“１″のとき、すなわち反対側のメモリマット１０
Ｒが選択されたとき、トランスファゲート１１６Ｌはオ
フになる。ＭＳ−Ｒがパ０”かつＭＥ−Ｌが１１１７１
のときは、トランスファゲート１１６はオンである。以
上の説明から明らかなように、ＭＥ−Ｌが“０″のとき
は、トランスファゲート１１６Ｌは、待機時、動作時と
もオフであるため、電源ＶＭＰは１０Ｌのデータ線には
供給されない。これにより、メモリマットＩＯＬにＤＣ
不良がある場合の電流経路（第１１図参照）を断つこと
ができる。以上メモリマット１． ＯＬについて述べた
が、ＩＯＨについても同様である。
スイッチ回路は、第１０図に示した回路に限られず、論
理的に同等な他の回路でもよい。
理的に同等な他の回路でもよい。
以上の実施例はいずれも、不良のある正規のメモリマッ
トを予備メモリマットで置換するという方式である。こ
のようなメモリマット単位の置換は、従来の半導体メモ
リでは現実的とは言えなかった。メモリマット数Ｍが少
ないために、予備メモリマットを設けると、冗長度（正
規のメモリマット数に対する予備メモリマット数の割合
：Ｒ／Ｍ）が相当大きくなるからである。しかし、メモ
リマット数Ｍはメモリの高集積化とともに増加する傾向
にあり、ギガビット級のメモリでは２５６〜１０２４に
もなると予想される。したがって、冗長度をあまり大き
くすることなく、予備メモリマットを設けることができ
るようになる。
トを予備メモリマットで置換するという方式である。こ
のようなメモリマット単位の置換は、従来の半導体メモ
リでは現実的とは言えなかった。メモリマット数Ｍが少
ないために、予備メモリマットを設けると、冗長度（正
規のメモリマット数に対する予備メモリマット数の割合
：Ｒ／Ｍ）が相当大きくなるからである。しかし、メモ
リマット数Ｍはメモリの高集積化とともに増加する傾向
にあり、ギガビット級のメモリでは２５６〜１０２４に
もなると予想される。したがって、冗長度をあまり大き
くすることなく、予備メモリマットを設けることができ
るようになる。
置換の単位は必ずしも物理的なメモリマットでなくても
よい。たとえば、１つのメモリマットを複数個のブロッ
クに分割し、その上ブロックを置換の単位としてもよい
。逆に、複数個のメモリマットを置換の単位としてもよ
い。
よい。たとえば、１つのメモリマットを複数個のブロッ
クに分割し、その上ブロックを置換の単位としてもよい
。逆に、複数個のメモリマットを置換の単位としてもよ
い。
［発明の効果コ
本発明によれば、従来の欠陥救済技術では修復できなか
った汎用メモリのＤＣ不良を効率よく修復できる。
った汎用メモリのＤＣ不良を効率よく修復できる。
第１図、第８図、第９図は本発明の実施例の半導体メモ
リの構成を示すブロック図、第２図〜第７図、第１０図
は本発明の実施例の要素回路の回路図、第１１図は従来
の半導体メモリの構成を示すブロック図である。 符号の説明 １・・・・・・半導体チップ、 １０、ＩＯＬ、ＩＯＲ・・・・・・正規のメモリマット
、２０．２０Ｌ、２０Ｒ・・・・・・予備メモリマット
、１１．２１・・・・・・センス回路、 １２．１２Ｌ、１２Ｒ１２２，２２Ｌ、２２Ｒ・・・・
・・ロウデコーダ、 １３．２３・・・・・・カラムデコーダ、１４．１５．
２４．２５・・・・・・スイッチ回路、１６．１７．１
６Ｌ、１６Ｒ，１７Ｌ、１７Ｒ・・・・・・デコード回
路、 １８・・・・センスアンプ駆動回路、 ３０・・・・・・ロウアドレスバッファ、３１・・・・
・・カラムアドレスバッファ、３２・・・・・・プレー
ト用電源回路、３３・・・・・・データ線プリチャージ
電源回路、３４・・・・・・タイミング信号発生回路、
３６・・・・・・比較回路、 ３７・・・・・・デコーダ、 １１０・・・・・・センスアンプ、 １１１・・・・・・データ線プリチャージ回路、１１６
Ｌ、１１６Ｒ・・・・・・トランスファゲート。
リの構成を示すブロック図、第２図〜第７図、第１０図
は本発明の実施例の要素回路の回路図、第１１図は従来
の半導体メモリの構成を示すブロック図である。 符号の説明 １・・・・・・半導体チップ、 １０、ＩＯＬ、ＩＯＲ・・・・・・正規のメモリマット
、２０．２０Ｌ、２０Ｒ・・・・・・予備メモリマット
、１１．２１・・・・・・センス回路、 １２．１２Ｌ、１２Ｒ１２２，２２Ｌ、２２Ｒ・・・・
・・ロウデコーダ、 １３．２３・・・・・・カラムデコーダ、１４．１５．
２４．２５・・・・・・スイッチ回路、１６．１７．１
６Ｌ、１６Ｒ，１７Ｌ、１７Ｒ・・・・・・デコード回
路、 １８・・・・センスアンプ駆動回路、 ３０・・・・・・ロウアドレスバッファ、３１・・・・
・・カラムアドレスバッファ、３２・・・・・・プレー
ト用電源回路、３３・・・・・・データ線プリチャージ
電源回路、３４・・・・・・タイミング信号発生回路、
３６・・・・・・比較回路、 ３７・・・・・・デコーダ、 １１０・・・・・・センスアンプ、 １１１・・・・・・データ線プリチャージ回路、１１６
Ｌ、１１６Ｒ・・・・・・トランスファゲート。
Claims (1)
- 【特許請求の範囲】 １、複数のメモリセルを含むメモリブロックの複数個の
構成を有して、不良になったメモリブロックを予備のメ
モリブロックに切り替え欠陥を救済する半導体メモリに
おいて、複数の正規のメモリブロックと、複数の予備メ
モリブロックと、上記正規のメモリブロックを選択する
アドレス信号を発生するアドレス手段と、不良のある上
記正規のメモリブロックのアドレスを記憶するＲＯＭと
、該ＲＯＭとアドレス信号とを比較する比較手段と、上
記ＲＯＭの出力と上記アドレス信号とに従って上記正規
のメモリブロックのそれぞれへの電源および信号を供給
あるいは供給停止する正規のメモリブロック用スイッチ
手段と、上記ＲＯＭの出力と上記比較回路の出力とに従
って上記予備メモリブロックのそれぞれへの電源および
信号を供給あるいは供給停止する予備メモリブロック用
スイッチ手段とを備えることを特徴とする半導体メモリ
。 ２、上記正規のメモリブロック用スイッチ手段は、上記
ＲＯＭの出力をデコードする第１のデコード手段と、上
記アドレス信号をデコードする第２のデコード手段と、
該第１、第２のデコード手段により制御されるスイッチ
回路とを備えるものであることを特徴とする請求項１記
載の半導体メモリ。 ３、上記メモリセルは１トランジスタ・１キャパシタ形
ダイナミックメモリセルであり、上記正規のメモリブロ
ック用および予備メモリブロック用スイッチ手段は、上
記メモリセルのプレート用電源と、データ線プリチャー
ジ用電源と、データ線プリチャージ信号とを少なくとも
供給もしくは供給停止するものであることを特徴とする
半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2308739A JP3001252B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体メモリ |
| US07/789,024 US5262993A (en) | 1990-11-16 | 1991-11-06 | Semiconductor memory having redundancy circuit with means to switch power from a normal memory block to a spare memory block |
| KR1019910020112A KR100209858B1 (ko) | 1990-11-16 | 1991-11-13 | 결함구제회로를 갖는 반도체 메모리 |
| US08/103,781 US5402376A (en) | 1990-11-16 | 1993-08-10 | Semiconductor memory having redundancy circuit |
| US08/407,850 US5677880A (en) | 1990-11-16 | 1995-03-21 | Semiconductor memory having redundancy circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2308739A JP3001252B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04181589A true JPH04181589A (ja) | 1992-06-29 |
| JP3001252B2 JP3001252B2 (ja) | 2000-01-24 |
Family
ID=17984708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2308739A Expired - Fee Related JP3001252B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5262993A (ja) |
| JP (1) | JP3001252B2 (ja) |
| KR (1) | KR100209858B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0619545A3 (en) * | 1993-04-08 | 1996-10-16 | Sharp Kk | Method and apparatus for memory recovery using redundancy. |
| US5691952A (en) * | 1995-01-27 | 1997-11-25 | Hitachi, Ltd. | Semiconductor memory device and memory module using the same |
| US5796664A (en) * | 1995-02-21 | 1998-08-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having divided word line |
| JP2009176384A (ja) * | 2008-01-28 | 2009-08-06 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69024086T2 (de) | 1989-04-13 | 1996-06-20 | Sundisk Corp | EEprom-System mit Blocklöschung |
| JP3001252B2 (ja) * | 1990-11-16 | 2000-01-24 | 株式会社日立製作所 | 半導体メモリ |
| JPH0831573B2 (ja) * | 1992-10-01 | 1996-03-27 | 日本電気株式会社 | ダイナミックｒａｍ |
| KR0152168B1 (ko) * | 1994-04-15 | 1998-10-01 | 모리시다 요이치 | 반도체 기억장치 |
| JP3273440B2 (ja) * | 1994-10-19 | 2002-04-08 | マイクロン・テクノロジー・インコーポレーテッド | 部分的に良好なメモリ集積回路から使用可能な部分を得るための効率的な方法 |
| US5523975A (en) * | 1995-02-08 | 1996-06-04 | Alliance Semiconductor Corporation | Redundancy scheme for monolithic memories |
| US5897553A (en) * | 1995-11-02 | 1999-04-27 | Medtronic, Inc. | Ball point fluid-assisted electrocautery device |
| US5644541A (en) * | 1995-11-03 | 1997-07-01 | Philip K. Siu | Memory substitution system and method for correcting partially defective memories |
| US5668763A (en) * | 1996-02-26 | 1997-09-16 | Fujitsu Limited | Semiconductor memory for increasing the number of half good memories by selecting and using good memory blocks |
| US5946257A (en) * | 1996-07-24 | 1999-08-31 | Micron Technology, Inc. | Selective power distribution circuit for an integrated circuit |
| JPH1050958A (ja) * | 1996-08-05 | 1998-02-20 | Toshiba Corp | 半導体記憶装置、半導体記憶装置のレイアウト方法、半導体記憶装置の動作方法および半導体記憶装置の回路配置パターン |
| US5996096A (en) * | 1996-11-15 | 1999-11-30 | International Business Machines Corporation | Dynamic redundancy for random access memory assemblies |
| FR2764427B1 (fr) * | 1997-06-05 | 1999-08-20 | Atea | Ratelier de stockage d'assemblages de combustible nucleaire et son procede de fabrication |
| JPH117761A (ja) * | 1997-06-13 | 1999-01-12 | Toshiba Corp | 画像用メモリ |
| US5793684A (en) * | 1997-07-10 | 1998-08-11 | Microchip Technology Incorporated | Memory device having selectable redundancy for high endurance and reliability and method therefor |
| TW389908B (en) * | 1998-01-16 | 2000-05-11 | Winbond Electronics Corp | Patching method capable of reducing the additional leakage current caused by manufacturing defects |
| JP4467092B2 (ja) | 1998-05-26 | 2010-05-26 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2001052495A (ja) | 1999-06-03 | 2001-02-23 | Toshiba Corp | 半導体メモリ |
| US6484271B1 (en) | 1999-09-16 | 2002-11-19 | Koninklijke Philips Electronics N.V. | Memory redundancy techniques |
| US6249464B1 (en) | 1999-12-15 | 2001-06-19 | Cypress Semiconductor Corp. | Block redundancy in ultra low power memory circuits |
| JP2001243795A (ja) * | 1999-12-24 | 2001-09-07 | Nec Corp | 半導体記憶装置 |
| KR100359778B1 (ko) * | 2000-07-19 | 2002-11-04 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 어드레스 발생 회로 |
| KR100362702B1 (ko) * | 2001-01-15 | 2002-11-29 | 삼성전자 주식회사 | 리던던트 디코더 회로 |
| WO2003054549A2 (en) * | 2001-12-08 | 2003-07-03 | Micromass Uk Limited | Method of mass spectrometry |
| EP1403879B1 (en) * | 2002-09-30 | 2010-11-03 | STMicroelectronics Srl | Method for replacing failed non-volatile memory cells and corresponding memory device |
| DE60220278D1 (de) | 2002-09-30 | 2007-07-05 | St Microelectronics Srl | Verfahren zum Detektieren eines widerstandsbehafteten Weges oder eines bestimmten Potentials in nicht-flüchtigen elektronischen Speichervorrichtungen |
| JP4196743B2 (ja) * | 2003-06-12 | 2008-12-17 | 沖電気工業株式会社 | 半導体記憶装置 |
| US7437632B2 (en) * | 2003-06-24 | 2008-10-14 | Micron Technology, Inc. | Circuits and methods for repairing defects in memory devices |
| DE60325576D1 (de) * | 2003-07-16 | 2009-02-12 | St Microelectronics Srl | Redundanzschema für einen integrierten Speicherbaustein |
| US7112895B2 (en) * | 2003-08-15 | 2006-09-26 | Infineon Technologies Ag | Reduced power consumption in integrated circuits with fuse controlled redundant circuits |
| US7492648B2 (en) * | 2006-03-24 | 2009-02-17 | Infineon Technologies Ag | Reducing leakage current in memory device using bitline isolation |
| JP4722804B2 (ja) * | 2006-09-26 | 2011-07-13 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| US7639535B2 (en) * | 2006-11-17 | 2009-12-29 | Intel Corporation | Detection and correction of defects in semiconductor memories |
| US20110134707A1 (en) * | 2007-11-02 | 2011-06-09 | Saeng Hwan Kim | Block isolation control circuit |
| KR20090045610A (ko) * | 2007-11-02 | 2009-05-08 | 주식회사 하이닉스반도체 | 블럭 아이솔레이션 제어회로 |
| US8937845B2 (en) * | 2012-10-31 | 2015-01-20 | Freescale Semiconductor, Inc. | Memory device redundancy management system |
| CN113918481A (zh) * | 2017-07-30 | 2022-01-11 | 纽罗布拉德有限公司 | 一种存储器芯片 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3755791A (en) * | 1972-06-01 | 1973-08-28 | Ibm | Memory system with temporary or permanent substitution of cells for defective cells |
| EP0086905B1 (de) * | 1982-02-18 | 1987-04-08 | Deutsche ITT Industries GmbH | Speichersystem mit einer integrierten Matrix aus nichtflüchtigen, umprogrammierbaren Speicherzellen |
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
| JPH0670880B2 (ja) * | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
| JPS59142800A (ja) * | 1983-02-04 | 1984-08-16 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS59144098A (ja) * | 1983-02-08 | 1984-08-17 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6150293A (ja) * | 1984-08-17 | 1986-03-12 | Fujitsu Ltd | 半導体記憶装置 |
| US4796233A (en) * | 1984-10-19 | 1989-01-03 | Fujitsu Limited | Bipolar-transistor type semiconductor memory device having redundancy configuration |
| JPS6214399A (ja) * | 1985-07-12 | 1987-01-22 | Fujitsu Ltd | 半導体記憶装置 |
| JP2590897B2 (ja) * | 1987-07-20 | 1997-03-12 | 日本電気株式会社 | 半導体メモリ |
| US5265055A (en) * | 1988-10-07 | 1993-11-23 | Hitachi, Ltd. | Semiconductor memory having redundancy circuit |
| US5193071A (en) * | 1988-12-22 | 1993-03-09 | Digital Equipment Corporation | Memory apparatus for multiple processor systems |
| JPH03245400A (ja) * | 1990-02-21 | 1991-10-31 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH04144000A (ja) * | 1990-10-03 | 1992-05-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3001252B2 (ja) * | 1990-11-16 | 2000-01-24 | 株式会社日立製作所 | 半導体メモリ |
-
1990
- 1990-11-16 JP JP2308739A patent/JP3001252B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-06 US US07/789,024 patent/US5262993A/en not_active Expired - Fee Related
- 1991-11-13 KR KR1019910020112A patent/KR100209858B1/ko not_active Expired - Fee Related
-
1993
- 1993-08-10 US US08/103,781 patent/US5402376A/en not_active Expired - Lifetime
-
1995
- 1995-03-21 US US08/407,850 patent/US5677880A/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0619545A3 (en) * | 1993-04-08 | 1996-10-16 | Sharp Kk | Method and apparatus for memory recovery using redundancy. |
| US5691952A (en) * | 1995-01-27 | 1997-11-25 | Hitachi, Ltd. | Semiconductor memory device and memory module using the same |
| US5818792A (en) * | 1995-01-27 | 1998-10-06 | Hitachi, Ltd. | Semiconductor memory device and memory module using the same |
| US5796664A (en) * | 1995-02-21 | 1998-08-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having divided word line |
| JP2009176384A (ja) * | 2008-01-28 | 2009-08-06 | Toshiba Corp | 半導体記憶装置 |
| US8644072B2 (en) | 2008-01-28 | 2014-02-04 | Kabushiki Kaisha Toshiba | Three dimensionally stacked memory and the isolation of memory cell layer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920010654A (ko) | 1992-06-27 |
| US5677880A (en) | 1997-10-14 |
| US5402376A (en) | 1995-03-28 |
| JP3001252B2 (ja) | 2000-01-24 |
| KR100209858B1 (ko) | 1999-07-15 |
| US5262993A (en) | 1993-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |