JPH0418337B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は、マイクロコンピユータ等に用いられ
る割込み制御装置に関し、時に割込みの優先順位
をプログラマブルに設定可能な割込み制御装置に
関する。

（従来技術の説明） 割込み制御とは、中央処理（以下、CPUとい
う）がプログラム実行中に、何らかの要因によつ
て実行中のプログラムの処理を一時中断し、その
要因に応じた処理プログラムの実行を行なうため
の制御である。従つて、マイクロコンピユータが
用いられるデータ処理システムによつて種々の異
なる割込み要因がある。例えば、マイクロコンピ
ユータを応用するシステムの割因は次のようなも
のがある。即ち、タイマ設定時間の経過により発
生される割込み（以下、タイマ割込みという）、
シリアルデータ送信・受信の終了に伴つて発生さ
れる割込み（以下、シリアルデータ受信・送信割
込みという）その他各種入出力機器、例えばプリ
ンタ、CRTデイスプレイ、フロツピデイスクコ
ントローラ等からマイクロコンピユータに処理要
求する時に発生される割込み（以下、入出力機器
割込みという）等である。１つのマイクロコンピ
ユータに対して複数の割込み要因がある場合、場
合によつてはプログラム処理上割込みを受けつけ
ずに禁止することが必要な場合もある。以下、割
込みを禁止することを“割込みをマスクする”と
いう。

種々の割込み要因があるときは、複数の割込み
要因が同時に発生したり、あるいはある割込みの
処理中にさらに別の割込み要因が発生したりする
ことがある（多重割込み）。例えば、タイマ割込
みとシリアル・データ送信・受信割込みとが同時
に起つたり、タイマ割込み処理中に入出力機器割
込み要求が発生する場合がある。このような場合
は、２つの割込み処理のいずれを優先するかが問
題となる。

例えば、タイマを用いてある設定時間ごとに信
号を送り、それによつてリアルタイムで周辺装置
を制御するときは、タイマ割込みを優先してタイ
マ割込みが発生すると直ちに周辺装置に信号を出
力しなければ設定時間どおりに周辺装置を制御す
ることができない。一方、入出力機器割込みを用
いて高速に入出力装置とCPUとの間でデータを
転送するときは、入出力機器割込みを優先しなけ
れば入出力装置の処理要求に対する応答が遅くな
つてしまう。

このようにシステムに応じて各種の割込みの優
先順位は異なるので、割込み要因に対する優先順
位は任意に設定できるようにしておく必要があ
る。加えて、割込み処理中であつてもそれよりも
優先順位の高い割込みが発生すると、高い方の割
込み処理プログラムを優先して実行できるように
しておかなければならない。

さらに、複数の割込み要因に対して同一の優先
順位を設定しても差支えない場合がある。例えば
周辺装置との間でシルアル（パラレルでもよい）
データの受信・送信機能をもつマイクロコンピユ
ータにおいては、受信・送信の動作とCPUのプ
ログラム処理とを並行して行なうことができるよ
うにするために、データ受信割込みおよびデータ
送信割込みを夫々発生することによつて、CPU
に受信終了、送信終了を知らせるようにしてい
る。その間CPUはプログラム処理を実行してい
る。受信および送信機能は並行して行われる一組
の動作であり、受信割込みと送信割込みとは同一
の優先順位にしてもよい。とくに、同一順位に設
定することによつて同一の構成要素を共通化でき
るので、全体的な回路規模を減少させることがで
きる。しかし、同時に両方の割込みが発生する場
合も考えられるので、同一優先順位であつても
CPUでの処理順番を決めておく必要がある。こ
れをプログラムにより両方の割込みを区別し順序
立ててCPUに割込みをかけるというソフトウエ
ア手順で処理するとすれば、割込み処理応答時間
が長くなつてしまい得策ではない。

さらに、低価格のシステムでは複雑なハードウ
エア機構を入れることができないため、割込み優
先順位を各割込み要因ごとに固定されている。そ
のため応用範囲が非常に狭かつた。上記の例にお
いて、タイマ割込みの優先順位を入出力機器割込
みよりも高く固定すれば、入出力機器割込みを利
用して高速に入出力機器からデータを入力する場
合、タイマ割込みをマスクして優先順位を変更す
るようにしなければならない。従つて、この時緊
急にタイマ割込みを行なう必要が生じてもソフト
ウエアでマスクしているのでこれができないとい
う欠点があつた。

また従来は割込み処理中にさらに別の割込み要
求があつたときに優先順位の高いもののみ受け付
けるためには、割込み処理中にはその割込みとそ
れより優先順位の低い割込みをマスクすることで
対処していた。しかし、この方法では割込み処理
に入る毎にマスクの設定、多重割込み処理に入る
時はマスクの状態の退避とマスクの変更、多重割
込み処理から復帰するときは退避したマスクの復
帰という煩雑な手続きをその都度行なわなければ
ならない欠点があつた。

（発明の目的） 本発明は割込み要求の受付優先順位を任意の順
位に設定・変更可能で、とくに複数の割込みの受
付優先順位を同一レベルに設定することを可能に
した割込み制御装置を提供することを目的とす
る。

（発明の構成） 本発明は、割込み発生源からの割込み要求を記
憶する割込み要求記憶手段と、割込み要求の許可
および禁止制御を行なう割込み要求制御手段と、
優先順位指定手段と、割込み要求制御手段によつ
て許可された割込み要求の内、優先順位指定手段
によつて最も高位に指定された割込み要求に基づ
く割込み要求信号を発生する割込み要求信号発生
手段とを有する割込み制御装置において、複数の
前記割込み要求制御手段によつて許可された複数
の割込み要求の内の唯一の割込み要求を選択する
選択手段を備え、それによつて前記複数の割込み
要求に対する優先順位指定手段と割込み要求信号
発生手段とを共通化したことを特徴とする。

（実施例の説明） 本発明の一実施例を第１図を参照して説明す
る。ここでは割込み発生源は１００−Ａ，１００
−Ｂ，１００−Ｃ１，１００−Ｃ２，１００−Ｄ
の５種として説明する。図中の番号の添字Ａ，
Ｂ，Ｃ１，Ｃ２，Ｄはそれぞれ割込み発生源１０
０−Ａ，１００−Ｂ，１００−Ｃ１，１００−Ｃ
２，１００−Ｄに関与する部分であることを示
す。添字Ｃは割込み発生源１００−Ｃ１，１００
−Ｃ２の両方に関与していることを示す。なお、
破線で囲まれた部分をブロツク１１５−Ａ，１１
５−Ｂ，１１５−Ｃ，１１５−Ｄと呼ぶ。ブロツ
ク１１５−Ａ，１１５−Ｂ，１１５−Ｄはそれぞ
れ割込み発生源１００−Ａ，１００−Ｂ，１００
−Ｄからの割込み要求を処理する部分である。こ
のうちブロツク１１５−Ｃは、割込み発生源１０
０−Ｃ１，１００−Ｃ２からの割込み要求を処理
する部分である。残りのブロツク１１５−Ａ，１
１５−Ｂ，１１５−Ｄは同じ構成である。ブロツ
ク１１５−Ａ，１１５−Ｂ，１１５−Ｄは割込み
要求記憶部、割込み制御部を各々１個構成要素と
して備え、ブロツク１１５−Ｃは割込み要求記憶
部、割込み要求制御部を各々２個構成要素として
備えている。割込み要求は割込み要求記憶部１０
７−Ａ，１０７−Ｂ，１０７−Ｃ１，１０７−Ｃ
２，１０７−Ｄに記憶される。割込み要求の制御
は割込み要求制御部１０６−Ａ，１０６−Ｂ，１
０６−Ｃ１，１０６−Ｃ２，１０６−Ｄによつて
実行される。優先順位の指定は優先順位指定部１
０５−Ａ，１０５−Ｂ，１０５−Ｃ１，１０５−
Ｃ２，１０５−Ｄによつて実行される。割込み要
求信号は検出部１０９−Ａ，１０９−Ｂ，１０９
−Ｃ１，１０９−Ｃ２，１０９−Ｄ，割込み受付
部１０８−Ａ，１０８−Ｂ，１０８−Ｃ１，１０
８−Ｃ２，１０８−Ｄおよび制御部１０１を経て
出力される。１１６は選択部である。

まずブロツク１１５−Ａについて説明する。

優先順位指定部１０５−Ａには割込みの受付け
の優先順位がプログラム制御（もしくは外部から
のキー信号あるいはスイツチ信号による制御）に
よつて書き込まれている。制御部１０１は優先順
位を走査する走査信号１０２を出力する。走査信
号は優先順位の上位から順に出力される。検出部
１０４−Ａはこの走査信号１０２と各優先順位指
定部１０５−Ａに書き込まれている優先順位デー
タを比較し、一致を検出すると一致信号１０９−
Ａを出力する。割込み受付部１０８−Ａは一致信
号１０９−Ａが出力され、かつ割込み要求制御部
１０６−Ａが割込み要求を許可状態にし、かつ割
込み要求記憶部１０７−Ａが割込み発生源１００
−Ａからの割込み要求を記憶していることを検出
すると、割込み受付信号１１０−Ａを出力する。
ブロツク１１５−Ｂ，１１５−Ｄはブロツク１１
５−Ａと全く同じ構成である。

次にブロツク１１５−Ｃについて説明する。ブ
ロツク１１５−Ｃは割込み要求記憶部、割込み要
求制御部を各々２個ずつ備えている。従つて、２
つの割込み要求を同一の優先順位に指定すること
ができ、それによつて、優先順位指定部と検出部
とを共通に使用する。これによつて、構成要素の
すべてが２倍必要にならないようにしている。前
述のように例えばシルアルデータ受信・送信割込
みは、シリアルデータ受信・送信という並行して
行われる一組の動作において発生するものである
から、両者の割込みの受付優先順位を同一順位に
設定しても問題はない。この知見に基いてブロツ
ク１１５−Ｃでは、優先順位指定部、検出部を共
通に用いて構成要素を少なくしている。

優先順位指定部１０５−Ｃ、検出部１０４−
Ｃ、一致信号１０９−Ｃは本割込み制御装置の基
本機能であり、ブロツク１１５−Ａ，１１５−
Ｂ，１１５−Ｄの各々の部分と同様の機能をもつ
ている。割込み受付部１０８−Ｃは、一致信号１
０９−Ｃが出力され、かつ割込み要求制御部１０
６−Ｃ１および１０６−Ｃ２が割込み要求を許可
状態にし、かつ割込み要求記憶部１０７−Ｃ１お
よび１０７−Ｃ２が割込み発生源１００−Ｃ１，
１００−Ｃ２のうち少なくとも一方の割込み要求
を記憶していることを検出すると割込み受付信号
１１０−Ｃを出力する。この場合、２個の割込み
要求が同時に起こり、両方とも許可状態にされて
いるときは選択部１１６がいずれか一方を選択す
る。この実施例では、割込み発生源１００−Ｃ１
からの割込み要求を選択するようにしているの
で、割込み受付部１０８−Ｃは割込み発生源１０
０−Ｃ１に対応する割込み受付信号１１０−Ｃを
出力する。なお、選択条件は自由に変更すること
ができる。割込み発生源１００−Ｃ１からの割込
み要求を割込み発生源１００−Ｃ２からの割込み
要求よりも優先させるための選択部１１６は、も
しこれを設けていなければプログラムによつて両
方の割込みを区別し順序を定めて各々の割込み処
理に入るという煩雑なソフトウエア手続きが必要
となり、割込み処理に入る応答時間が長くなつて
しまうという欠点を克服するために設けられてい
る。割込み発生源１００−Ｃ２からの割込み要求
は割込み発生源１００−Ｃ１の割込み処理が終了
するまで保留される。許可状態にある割込み要求
が割込み発生源１００−Ｃ１，１００−Ｃ２から
の割込み要求のうちの一方のみのときはその割込
み要求が受け付けられる。

次に制御部１０１の動作を説明する。制御部１
０１は、走査信号１０２を最上位の優先順位から
順に一位ずつ下位の優先順位へ変更して順次出力
する。一順の走査で割込み受付信号１１０−Ａ，
１１０−Ｂ，１１０−Ｃ，１１０−Ｄが出力され
ていない場合は、走査信号１０２が最下位の優先
順位になると再び最上位の優先順位から走査し続
けるように循環される。割込み受付信号１１０−
Ａ，１１０−Ｂ，１１０−Ｃ，１１０−Ｄのいず
れかが出力されていれば、制御部１０１はまず
CPU１２０に割込み信号１０３を出力し、受け
付けた割込みの優先順位を記憶し、走査信号１０
２を最上位の優先順位にセツトする。そして、走
査信号１０２が制御部１０１の記憶している優先
順位、即ち受け付けられた割込み優先順位に等し
くなるとそれより下の順位を走査せずに走査信号
１０２を最上位の優先順位にセツトする。すなわ
ち、CPUが割込み処理中のときは、走査信号１
０２が最上位の優先順位から処理中の割込みの優
先順位の間で順次変化される。CPUから割込み
処理終了番号１１３が送られてくれば、制御部１
０１は現在記憶している割込みの優先順位を変更
する。なお、多重割込みから復帰するときは、復
帰先の割込みの優先順位をセツトし、多重割込み
でないときは記憶している優先順位を消去し、初
期の状態をセツトする。

第２図は本発明の動作を示すタイミングチヤー
トである。信号１０２，１０９−Ａ，１０９−
Ｂ，１０９−Ｃ，１０９−Ｄ，１０７−Ｂ，１０
７−Ｃ１，１０７−Ｃ２，１０３，１１３それぞ
れ第１の同一番号の信号に対応する。制御部１０
１に記憶されているデータ１１４は現在処理中の
割込みの優先順位を示す。但し、優先順位内容は
０、１、２、３の順に高いものとする。また、割
込み発生源１００−Ｃ１，１００−Ｃ２が同時に
割込み要求をしたときは、前者の割込み要求を選
択するように選択部１１６が構成されている。

第１図と第２図を参照しながら本実施例の動作
を以下に説明する。第２は割込み発生源１００−
Ｃ１，１００−Ｃ２の両方から割込み要求があつ
た場合のタイミングチヤートである。始めにプロ
グラムによつて作成された信号を用いて各優先順
位指定部に優先順位を書き込む。いま、優先順位
指定部１０５−Ａには０が、１０５−Ｂには１
が、１０５−Ｃには２が、１０５−Ｄには３が書
き込まれたとする。割込み要求が無いとき又は割
込みが禁止されているときは、走査信号１０２が
０、１、２、３と変化すると一致信号１０９−
Ａ，１０９−Ｂ，１０９−Ｃ，１０９−Ｄは各々
第２の期間Ｐにように変化する。ここでタイミン
グT1で割込み発生源１００−Ｃ２から、タイミ
ングT2で割込み発生源１００−Ｃ１から割込み
要求があり割込み要求記憶部１０７−Ｃ１，１０
７−Ｃ２の出力が１になると、その両方の割込み
が割込み制御部１０６−Ｃ１，１０６−Ｃ２によ
つて許可状態にされる。このとき選択部１１６は
割込み要求記憶部１０７−Ｃ１からの割込み要求
を選択する。走査信号１０２が“２”となり一致
信号１０９−Ｃが発生すると、割込み要求記憶部
１０７−Ｃ１の割込み要求が受け付けられ、タイ
ミングT3でCPU１２０に割込み信号１０３が送
られる。割込み要求記憶部１０７−Ｃ２の割込み
要求は割込み要求記憶部１０７−Ｃ１の割込み処
理が終了するまでは受け付けられない。またタイ
ミングT3で受け付けた割込みの優先順位２は、
制御部１０１にデータ１１４として記憶される。

割込みが受け付けられCPU１２０が優先順位
“２”の割込み処理を実行している間は、走査信
号１０２はデータ１１４と等しくなれば再び
“０”に戻り（タイミングT4）、優先順位“０”，
“１”の割込みのみ受付可能とする。なお走査信
号１０２は“２”も出力するが、制御部１０１は
現在受付中の優先順位２の割込みはもはや受け付
けることはしない。

割込み要求記憶部１０７−Ｃ１に基づく割込み
処理が終了し、CPU１２０から割込み終了信号
１１３が送られると（タイミングT5）、データ１
１４は消滅する。それによつて走査信号１０２は
“０”，“１”，“２”，“３”と順に変化し、すべて
の割込みの受け付けが可能となる。しかし、走査
信号１０２が“２”となり一致信号１０９−Ｃが
発生すると、保留されていた割込み要求記憶部１
０７−Ｃ２の割込み要求が受け付けられる（タイ
ミングT6）。タイミングT7で高順位の割込み要
求が割込み発生部１００−Ｂから起こり、割込み
要求記憶部１０７−Ｂの出力が１になつたとき、
この割込み要求が割込み制御部１０６−Ｂによつ
て許可状態にされていたならば、走査信号１０２
が“１”になり一致信号１０９−Ｂが発生すると
割込みが受け付けられCPU１２０に割込み信号
１０３が送られる。それにともなつてデータ１１
４は“２”から“１”へ変化する（T8）。走査信
号１０２は“１”になると再び“０”に戻る
（T9）。即ち、割込み処理中に優先順位０の割込
みが発生すれば、これを受け付けられるように管
理されている。

多重割込みが終了し、CPU１２０から割込み
終了信号１１３が送られると（T10）、データ１
１４は“１”から“２”へ変化し、走査信号１０
２は“０”，“１”，“２”と変化するようになり優
先順位“０”，“１”の割込みのみが受け付け可能
となる。

割込み要求記憶部１０７−Ｃ２の割込み処理も
終了し、CPUから割込み終了信号１１３が送ら
れると（T11）、データ１１４は消滅し、すべて
の割込みが受け付け可能な初期の状態に戻る。

次に本発明の実施例の具体的な回路例を図面に
基づいて説明する。

第３図ａはブロツク１１５−Ａの一回路例であ
る。Ｒ・Ｓ−Ｆ／Ｆ３０１−Ａ，３０２−Ａはそ
れぞれ優先順位を２ビツトで表わしたときの上位
ビツト、下位ビツトを記憶するセツトリセツト型
フリツプ・フロツプで、この一組で優先順位指定
部１０５−Ａを構成している。優先順位の値はプ
ログラムによつてCPU３００から信号３１０−
Ａ，３１１−Ａを用いてプログラマブルに書き込
まれる。信号１０２−１，１０２−２は走査信号
１０２を２ビツトとしたときの上位ビツトと下位
ビツトである。EX−ORゲート３０５−Ａ，３
０６−Ａはそれぞれ優先順位の上位ビツト３０１
−Ａおよび走査信号の上位ビツト１０２−１と優
先順位の下位ビツト３０２−Ａおよび走査信号の
下位ビツト１０２−２とを各々独立に比較し、一
致すれば論理値“０”を出力する。従つて優先順
位と走査信号１０２とが等しいとき、NORゲー
ト３０７−Ａが一致信号１０９−Ａを示す論理値
“１”を出力する。このEX−ORゲート２個と
NORゲート１個で検出部１０４−Ａが構成され
る。Ｒ・Ｓ−Ｆ／Ｆ３０３−Ａは割込みマスクレ
ジスタで、割込み要求制御部１０６−Ａに相当
し、割込みをマスクするときは信号３１２−Ａを
用いてＲ・Ｓ−Ｆ／Ｆがセツトされ、マスクしな
いときはリセツトされる。Ｒ・Ｓ−Ｆ／Ｆ３０４
−Ａは割込み要求フラグで、割込み発生源１００
−Ａから割込み要求信号３１３−Ａが送られれば
セツトされ、割込み要求がなければ、又はAND
ゲート３０８−Ａの出力が“１”のときはリセツ
トされる。割込み要求フラグ３０４−Ａは割込み
要求記憶部１０７−Ａに相当する。ANDゲート
１０８−Ａは、一致信号１０９−Ａが論理値
“１”、かつマスクレジスタであるＲ・Ｓ−Ｆ／Ｆ
３０３−Ａがリセツトされ、かつ割込み要求フラ
グ３０４−Ａがセツトされているとき割込み受付
信号１１０−Ａを出力する。このANDゲート１
０８−Ａで割込み受付部１０８−Ａが構成され
る。ベクタ発生部３０９−ＡはCPU３００から
割込み確認信号３１４が送られると受け付けられ
た割込みベクタ番地３１３−ＡをCPU３００に
出力する。割込み要求フラグ３０４−Ａは割込み
受付信号１１０−Ａが“１”かつ、割込み確認信
号３１４が“１”のときリセツトされる。他のブ
ロツク１１５−Ｂ，１１５−Ｄはブロツク１１５
−Ａと全く同じ構成でよい。

第３図ｂはブロツク１１５−Ｃの具体的な一回
路例である。ブロツク１１５−Ｃは割込み要求記
憶部１０７−Ｃ１，１０７−Ｃ２割込み要求制御
部１０６−Ｃ１，１０６−Ｃ２のように両者共２
個づづ備えている。ブロツク１１５−Ｃの回路に
おいて、ブロツク１１５−Ａの回路と異なつてい
る部分についてのみ説明するが、他は同様の回路
構成でよい。

Ｒ・Ｓ−Ｆ／Ｆ３０３−Ｃ１，３０３−Ｃ２は
それぞれ割込みマスクレジスタで割込み要求制御
部１０６−Ｃ１，１０６−Ｃ２に相当し、割込み
をマスクするときは信号３１２−Ｃ１，３１２−
Ｃ２によりＲ・Ｓ−Ｆ／Ｆ３０３−Ｃ１，３０３
−Ｃ２がセツトされ、マスクを解除するときはリ
セツトされる。Ｒ・Ｓ−Ｆ／Ｆ３０４−Ｃ１，３
０４−Ｃ２は割込み要求フラグで割込み要求信号
３１３−Ｃ１，３１３−Ｃ２に応答してセツトさ
れ、割込み要求が発生されていない時又はAND
ゲート３０８−Ｃ１，３０８−Ｃ２の出力が
“１”のときリセツトされる。この割込み要求フ
ラグ３０４−Ｃ１，３０４−Ｃ２がそれぞれ割込
み要求記憶部１０７−Ｃ１，１０７−Ｃ２に相当
する。ANDゲート３１５−Ｃ１，３１５−Ｃ２
はそれぞれマスクレジスタＲ・Ｓ−Ｆ／Ｆ３０３
−Ｃ１，３０３−Ｃ２の内容によつて割込み要求
を許可・禁止するためのものである。ANDゲー
ト３１６は選択部１１６を構成しており、割込み
要求信号３１３−Ｃ１を割込み要求信号３１３−
Ｃ２より優先させる働きをもち、ANDゲート３
１５−Ｃ１の出力が１のときは、ANDゲート３
１５−Ｃ２から出力がでないように禁止してい
る。

ANDゲート３１７−Ｃ１，３１７−Ｃ２は一
致信号１０９−Ｃが論理値“１”かつ、ANDゲ
ート３１５−Ｃ１，３１６の各々の出力が１のと
き、１を出力する。ANDゲート３１７−Ｃ１，
３１７−Ｃ２の両方の出力が１になることはな
く、一方の出力が１になればORゲート３１８の
出力である割込み受付信号１１０−Ｃが１にな
る。ベクタ発生部３０９−Ｃは、CPU３００か
ら割込み確認信号３１４が送られると、ANDゲ
ート３１７−Ｃ１，３１７−Ｃ２の出力に従い、
受け付けられた割込みのベクタ番地３１３−Ｃを
CPU３００に出力する。割込み要求フラグ３０
４−Ｃ１，３０４−Ｃ２は割込み確認信号３１４
が“１”になつたときにリセツトされる。

第４図は制御部１０１の具体的な一回路施であ
る。信号１０２−１，１０２−２はそれぞれＴ−
Ｆ／Ｆ（トリガ型フリツプ・フロツプ）４０１の
出力、Ｔ−Ｆ／Ｆ４０２の出力である。信号１０
２−２はクロツク信号４０３の立下りエツジで反
転し、信号１０２−１は信号１０２−２の立下り
エツジで反転する。すなわち、Ｔ−Ｆ／Ｆ４０１
と４０２とはクロツク信号４０３をカウントする
４進カウンタを構成している。信号１０２−１，
１０２−２はそれぞれ走査信号１０２の上位ビツ
ト、下位ビツトを表わす。Ｔ−Ｆ／Ｆ４０１，４
０２で構成される前記４進カウンタは、NORゲ
ート４０４の出力が論理値“１”になるとリセツ
トされる。割込み受付信号１１０−Ａ，Ｂ，Ｃ，
Ｄのいずれかが出力されるとORゲート４０５の
出力が“１”となる。

今Ｒ・Ｓ−Ｆ／Ｆ４０７，４０９，４１１，４
１３がそれぞれリセツトされているものとする
と、ORゲート４１８の出力は常に“０”となつ
ているのでANDゲート４２５の出力である割込
み信号１０３は“１”となる。このとき、信号１
０２−１，１０２−２共に“０”で、割込み信号
１０３が“１のときはANDゲート４０６の出力
が“１”となりＲ・Ｓ−Ｆ／Ｆ４０７がセツトさ
れる同様に信号１０２−１が“０”、信号１０２
−２が“１”で割込み信号１０３が“１”のとき
は、ANDゲート４０８の出力が“１”となるの
でＲ・Ｓ−Ｆ／Ｆ４０９がセツトされる。一方、
信号１０２−１が“１”、信号１０２−２が“０”
で割込み信号１０３が“１”のときは、ANDゲ
ート４１０の出力が“１”となるのでＲ・Ｓ−
Ｆ／Ｆ４１１がセツトされる。さらに、信号１０
２−１，１０２−２共に“１”で割込み信号１０
３が“１”のときは、ANDゲート４１２の出力
が“１”となるのでＲ・Ｓ−Ｆ／Ｆ４１３がセツ
トされる。

割込みが受け付けられ、割込み信号１０３が
“１”になると、その割込みの優先順位に対応す
るＲ・Ｓ−Ｆ／Ｆ４０７，４０９，４１１，４１
３のうちの１個がセツトされる。Ｒ・Ｓ−Ｆ／Ｆ
４０７，４０９，４１１，４１３はそれぞれ優先
順位“０”，“１”，“２”，“３”の割込みが受け付
けられたことを示している。割込み信号１０３に
よつて、Ｔ−Ｆ／Ｆ４０１へのクロツク４２５の
供給がANDゲート４２４により禁止される。

ANDゲート４１４，４１５，４１６，４１７，
ORゲート４１８は受け付け中の割込みの優先順
位と走査信号１０２が等しくなつたとき、Ｔ−
Ｆ／Ｆ４０１，４０２をリセツトする信号を出力
する。但し、割込み信号１０３が“１”の期間は
ANDゲート４２３によつてリセツトを禁止する。
Ｒ・Ｓ−Ｆ／Ｆ４０７がリセツトされ、Ｒ・Ｓ−
Ｆ／Ｆ４０９がセツトされているとき、即ち、順
位“１”の割込み処理中の場合には、信号１０２
−１が“０”，１０２−２が“１”になると、割
込み信号１０３が“０”になつたとき、Ｔ−Ｆ／
Ｆ４０１，４０２がリセツトされ信号１０２−
１，１０２−２共に“０”となる。このとき、優
先順位１の他の割込みが再び発生してもＲ・Ｓ−
Ｆ／Ｆ４０９がリセツトしているとANDゲート
４２５の出力は“０”であるので受付られている
割込みは重複して受付けられない。

次に受付中の割込みの優先順位を示すＲ・Ｓ−
Ｆ／Ｆ４０７，４０９，４１１，４１３のリセツ
ト動作について説明する。割込み終了信号１１３
が“１”になるとＲ・Ｓ−Ｆ／Ｆ４０７がリセツ
トされているときはＲ・Ｓ−Ｆ／Ｆ４０７はリセ
ツトされる。Ｒ・Ｓ−Ｆ／Ｆ４０７がリセツトさ
れているときは、ANDゲート４１９の出力が
“１”となるのでＲ・Ｓ−Ｆ／Ｆ４０９がリセツ
トされる。Ｒ・Ｓ−Ｆ／Ｆ４０７，４０９ともに
リセツトされているときは、ANDゲート４２０
の出力が“１”となるのでＲ・Ｓ−Ｆ／Ｆ４１１
がリセツトされる。Ｒ・Ｓ−Ｆ／Ｆ４０７，４０
９，４１１がすべてリセツトされているときは
ANDゲート４２１の出力が“１”となるので
Ｒ・Ｓ−Ｆ／Ｆ４１３がリセツトされる。このよ
うに割込み終了信号１１３が“１”となると、受
け付けられている割込みの優先順位を示すＲ・Ｓ
−Ｆ／Ｆの中の最も順位の高いものを示すＲ・Ｓ
−Ｆ／Ｆから順にリセツトされる。

以上のように本発明によれば、割込み要求の受
付優先順位が任意の順位に設定・変更可能で、多
重割込み処理においても煩雑な手続きが不要で、
かつ複数の割込み要求を同一優先順位に設定でき
るので、多数の割込み要求を少ないハードウエア
要素で実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図、第２
図は本発明の動作を示すタイミングチヤート、第
３図ａおよびｂはそれぞれ第１図のブロツクＡと
ブロツクＣの内部回路ブロツク図、第４図は制御
部の回路ブロツク図である。 １００……割込み発生源、１０１……制御部、
１０４……検出部、１０５……優先順位指定部、
１０６……割込み要求制御部、１０７……割込み
要求記憶部、１０８……割込み受付け部、１２
０，３００……CPU。

Claims (1)

【特許請求の範囲】
1. １ 優先順位に従つて割込み処理の優先指示が可
   能な割込み制御装置において、自己の優先順位を
   指定する指定手段と、この指定手段によつて指定
   された優先順位を示す走査信号が入力された時、
   一致信号を発生する優先順位検出手段と、複数の
   割込み要求に対応して設けられた複数の割込み要
   求記憶手段と、これら複数の割込み要求記憶手段
   と１対１の関係で設けられ、前記記憶手段に記憶
   された割込み要求を許可するか否かを制御する複
   数の割込み要求制御手段と、これら複数の割込み
   要求制御手段の各々に共通に接続され、前記複数
   の割込み要求制御手段によつて同時に複数の割込
   み要求が許可された時、その中の１つを選択する
   選択手段と、この選択手段によつて選択された１
   つの割込み要求に対し、前記優先順位検出手段か
   ら前記一致信号が発生された時のみ選択された１
   つの割込み要求を受付ける受付手段とを有し、前
   記複数の割込み要求が同時に許可された場合でも
   前記選択手段によつて選択された割込み要求のみ
   が受付けられるようにしたことを特徴とする割込
   み制御装置。