JPH0418461B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の製造方法に関し、特に
バイポーラ型半導体集積回路装置におけるベース
の電極引出部の形成方法の改良に関する。

［従来の技術］ 一般にバイポーラ型半導体集積回路装置におけ
るトランジスタは、pn接合分離、選択酸化技術
を用いた酸化膜分離、または３重拡散を用いる方
法などによつて電気的に独立した島内に形成され
る。ここでは酸化膜分離法によつてnpnトランジ
スタを形成する方法について述べる。もちろん、
これ以外の上記各種分離法を用いる場合、さらに
はpnpトランジスタについても適用できるもので
ある。

第５Ａ図ないし第５Ｅ図は、従来の製造方法に
よる主要工程段階における半導体装置の断面構造
図である。以下第５Ａ図〜第５Ｅ図を参照して従
来の製造方法について簡単に説明する。

第５Ａ図において、低不純物濃度のｐ型（p^-
型）シリコン基板１にコレクタ埋込層となる高不
純物濃度のｎ型（n⁺型）層２が選択的に形成さ
れる。次にシリコン基板１およびn⁺型層２の上
にn^-型エピタキシヤル層３が形成される。

第５Ｂ図において、下敷酸化物１０１および窒
化膜２０１がn^-層３上の所定の領域に形成され
る。窒化膜２０１をマスクとしてチヤンネルカツ
ト用のｐ型層４が形成され、次にｐ型層４のアニ
ールと同時に、窒化膜２０１をマスクとして厚い
分離酸化膜１０２が選択酸化により形成される。

第５Ｃ図において、まず選択酸化用のマスクと
して用いた窒化膜２０１が下敷酸化膜１０１とと
もに除去される。次に、改めてイオン注入保護用
の酸化膜１０３が形成され、フオトレジスト膜
（この段階でのフオトレジスト膜は図示せず）を
マスクとして、外部ベース層となるp⁺型層５が
形成される。さらに、上記フオトレジスト膜を除
去し、あらためてフオトレジスト膜３０１を所定
の形状に形成し、これをマスクとして活性ベース
層となるｐ型層６がイオン注入法により形成され
る。

第５Ｄ図において、フオトレジスト膜３０１が
除去され、次に一般にリンガラス（PSG）であ
るパツシベーシヨン膜４０１が被着される。ベー
スイオン注入層５，６のアニールとPSG膜４０
１の焼きしめとを兼ねた熱処理を行なつて、中間
段階の外部ベース層５１および活性ベース層６１
が形成される。次に、PSG膜４０１の予め定め
られた領域にエミツタ電極用コンタクト孔７０お
よびコレクタ電極用コンタクト孔８０が形成さ
れ、このコンタクト孔７０，８０を介してイオン
注入法によりエミツタ層となるべきn⁺型層７お
よびコレクタ電極取出層となるべきn⁺型層８が
形成される。

第５Ｅ図において、各イオン注入層をアニール
して、外部ベース層５２および活性ベース層６２
が完成され、かつエミツタ層７１およびコレクタ
電極取出層８１が形成される。各開孔５０，７０
および８０に電極の突抜け防止（たとえばAlと
Siとの反応の防止）用の金属シリサイド膜５０１
が形成される。この金属シリサイド膜５０１に
は、白金シリサイド（Pt−Si）、パラジウムシリ
サイド（Pd−Si）などが用いられる。金属シリ
サイド膜５０１上にアルミニウム（Al）のよう
な抵抵抗金属を用いてベース電極配線９、エミツ
タ電極配線１０およびコレクタ電極配線１１が形
成される。

［発明が解決しようとする問題点］ ところで、トランジスタの周波数特性はベース
−コレクタ容量およびベース抵抗などに依存す
る。したがつて、トランジスタの周波数特性の向
上を図るには、これらを小さくする必要がある。
上述の従来の構造におけるp⁺型外部ベース層５
２はベース抵抗を低下させるために設けられてい
る。しかし、この外部ベース層５２はベース−コ
レクタ容量を増大させるという欠点がある。

第６図は従来の方法で製造されたトランジスタ
の平面パターン図である。ベース抵抗は第６図に
示されるエミツタ層７１とベース電極取出用開孔
５０との距離D₁に依存する。従来の装置におい
ては、ベース電極配線９とエミツタ電極配線１０
との間隔と電極配線９，１０のそれぞれの開孔５
０，７０からのはみ出し分との合計距離となつて
いる。したがつて、フオトエツチングの精度を向
上して電極配線間隔を小さくしても、上述のはみ
出し分はどうしても残る。また、第６図に示され
るエミツタ層７１と分離酸化膜境界Ａとの間のベ
ース領域は非活性領域であり、ベース−コレクタ
容量を増大させる。この非活性領域をなくすため
に、エミツタ層７１が分離酸化膜に接するウオー
ルド・エミツタ構造とする方法がある。しかしこ
の方法においても種々の欠点が生じる。

第７Ａ図ないし第７Ｃ図は、第６図のＸ−Ｘ線
における断面の一部を示す図である。以下、第７
Ａ図〜第７Ｃ図を参照して従来のウオルド・エミ
ツタ構造の問題点について説明する。

第７Ａ図はベース形成のためにフオトレジスト
膜３０１をマスクとして、ｐ型不純物であるボロ
ンを注入した状態を示す。次に、コンタクトホー
ルを形成するためにエミツタ領域７上の酸化膜１
０３を除去する必要がある。しかし、このウオー
ルド・エミツタ構造においては、第７Ｂ図に示さ
れるように、分離酸化膜１０２の境界Ａが酸化膜
除去時にオーバエツチングされ、エミツタ領域が
第７Ｃ図にＢで示されるように深くなる。この結
果、電流増幅率の制御性の低下、さらには第７Ｃ
図に示される部分Ｂのところでエミツタ−コレク
タ間のシヨートが生ずる危険性が大きい。

さらに、ベース抵抗を減少させる方法として、
第８図に示されるようなダブル・ベース構造とす
ることが多々ある。しかし従来方法においては、
ベース電極取出などでベース領域が増大し、かえ
つてベース−コレクタ容量の増大を招くという欠
点がある。

それゆえ、この発明の目的は上述の欠点を除去
し、ベース抵抗およびベース−コレクタ容量を低
下させ、周波数特性の良好な半導体装置を得るこ
とが可能な半導体装置の製造方法を提供すること
である。

［問題点を解決するための手段］ この発明における半導体装置の製造方法は、エ
ミツタ領域となる半導体基板領域上にエミツタ領
域形成用の不純物拡散源を有するポリシリコン膜
（単結晶シリコン膜または非結晶シリコン膜でも
よい）を形成し、ベース領域を一部このポリシリ
コン膜を介してイオン注入して形成し、次にこの
ポリシリコン膜を用いてエミツタ領域を自己整合
的にベース領域内に形成する。さらに、自己整合
的にエミツタ領域上のシリコン膜とベース電極取
出領域との間に絶縁膜を形成してベース−エミツ
タ電極間を絶縁し、さらに自己整合的にベース電
極取出領域を形成する。

［作用］ 自己整合的にベース領域内にエミツタ領域を形
成しているので、エミツタ領域拡散源となり、か
つ金属電極に接続されるシリコン膜のパターニン
グマスクによつて自己整合的にエミツタ−シリコ
ン膜周辺に最小のベース電極取出領域が形成され
る。

また、エミツタ領域上のシリコン膜とベース領
域上の金属配線との間には絶縁膜が介在するだけ
であるので、エミツタ−ベース間隔はほぼこの絶
縁膜の膜厚となり小さくなる。

さらに、不純物拡散源となるシリコン膜からの
不純物をエミツタ領域となるべき領域に拡散して
エミツタ領域を形成しているので、エミツタ領域
形成時のイオン注入用にコンタクト孔を形成する
必要がない。したがつて、エミツタ領域上の酸化
膜を除去する必要がなく、分離酸化膜境界でのオ
ーバーエツチングは生じることはないので、エミ
ツタ領域とベース領域とがほぼ平行な状態で分離
領域に接するようになる。

［発明の実施例］ 第１Ａ図ないし第１Ｊ図はこの発明の一実施例
による半導体装置の製造方法の主要工程段階にお
ける断面図である。以下、第１Ａ図ないし第１Ｊ
図を参照してこの発明の一実施例である半導体装
置の製造方法について説明する。

第１Ａ図を参照する。p^-型シリコン基板１の
所定の領域にn⁺型コレクタ埋込層２、n^-型エピ
タキシヤル層３、チヤンネルカツト用のｐ型層
４、分離酸化膜１０２、コレクタ電極取出領域と
なるn⁺拡散層８が形成される。この各領域の形
成は、第５Ａ図および第５Ｂ図に示される従来と
同様の方法を用いて行なわれる。次に第５Ｂ図に
示される下敷酸化膜１０１および窒化膜２０１が
除去された後、ポリシリコン膜６００、窒化膜２
０２および酸化膜１０４がこの順に半導体基板１
の表面上に形成される。次に、予め定められたパ
ターン形状を有するレジスト膜３０３をマスクと
して、ポリシリコン膜６００、窒化膜２０２およ
び酸化膜１０４からなる多層膜をエツチングす
る。このパターニングにより、後にコレクタ電極
取出層およびエミツタ層となる領域にのみ、酸化
膜１０４、窒化膜２０２、ポリシリコン膜６００
が残される。

第１Ｂ図を参照する。上述の工程で多層膜のパ
ターニングに用いられたレジスト膜３０３をマス
クとして、多層膜に含まれる酸化膜１０４の側壁
のみをサイドエツチングする。この結果、酸化膜
１０４はポリシリコン膜６００および窒化膜２０
２より内側に後退する。

第１Ｃ図において、窒化膜２０２をマスクとし
て選択酸化を行なつて、酸化膜１０５が半導体基
板表面上の所定の領域に形成される。

第１Ｄ図において、酸化膜１０４をマスクとし
てエツチングを行なつて窒化膜２０２をパターニ
ングする。このとき、窒化膜２０２の下地のポリ
シリコン膜６００も一部膜厚エツチングされて、
窒化膜２０２よりはみ出した部分は薄くされる。
これは、次工程における酸化膜形成時に容易にこ
の部分（薄くなつたポリシリコン層）を酸化して
酸化膜を形成できるようにするためである。

第１Ｅ図を参照する。酸化膜１０４が除去され
た後、窒化膜２０２をマスクとする選択酸化によ
り、酸化膜１０６がポリシリコン膜６００と酸化
膜１０５との間の半導体基板表面上に形成され
る。このとき、選択酸化は、薄くされたポリシリ
コン膜６００のみならずその下のn^-型半導体領
域３も若干酸化される程度に行なわれる。酸化膜
１０６はポリシリコン膜６００の側壁を覆う。

第１Ｆ図において、まず窒化膜２０２が除去さ
れる。次に、酸化膜１０６をマスクとしてポリシ
リコン膜６００にn⁺型不純物を導入し、不純物
含有ポリシリコン膜６０１が形成される。これに
より、ポリシリコン膜６０１はエミツタ領域形成
用の不純物拡散源となる。

第１Ｇ図において、酸化膜１０６が除去された
後、ｐ型不純物がイオン注入され、イオン注入層
５２′，５１，５２，５３が形成される。このと
き、酸化膜１０６が除去された部分のn^-型半導
体領域が外部ベース層となる。一方、酸化膜１０
５はベース領域とコレクタ領域とを分離するため
に残される。このため、酸化膜１０５は第１Ｃ図
における選択酸化において1μｍと厚く、かつ酸
化膜１０６は第１Ｅ図における選択酸化において
200〜300nｍと薄く形成される。また、コレクタ
電極取出領域にイオン注入して形成されるｐ層５
２′，５２はコレクタ電極取出用のn⁺拡散層８に
より、ほとんど無視できる不純物量であり、コレ
クタ電極取出拡散層８にほとんど影響を及ぼさな
い。また、ポリシリコン膜６０２の下の活性ベー
ス層となるべきイオン注入領域は、ポリシリコン
膜６０２を介してｐ型不純物がイオン注入される
ので、外部ベース層となるべき領域５３に比べ浅
く形成される。

第１Ｈ図において、ｐ型不純物イオン注入層の
アニーリングおよびポリシリコン膜６０２からの
n⁺型不純物のシリコン基板３への拡散が同時に
行なわれる。この結果、エミツタ領域７が自己整
合的に形成されるとともに、外部ベース領域５４
が活性ベース領域６よりも若干深くかつ抵抵抗に
形成される。次に低温（800℃〜900℃程度）での
酸化を行ない、n⁺型ポリシリコン膜６０３，６
０４上に厚い酸化膜１０７が、p⁺型シリコン基
板５４上に薄い酸化膜１０８が各々形成される。
これは、ｎ型不純物のリンまたは砒素などを高濃
度に含むシリコン、ポリシリコンにおいては、低
温ほど増速酸化が行なわれるというよく知られた
事実を利用している。

第１Ｉ図において、ポリシリコン膜６０３，６
０４上に形成された酸化膜１０７，１０８に異方
性エツチング（RIE）を行なつて、外部ベース領
域５４上の薄い酸化膜１０８が除去される。ここ
で、ベース電極のエミツタ層７へのシヨートを防
止する方法として、第１Ｈ図に示される全表面上
に窒化膜２０３を被着させ、異方性エツチングに
よつてポリシリコン膜６０３の側壁にのみ窒化膜
２０３を残した後に、再びRIE法を用いて酸化膜
１０８を除去して、ポリシリコン膜６０３側壁に
酸化膜−窒化膜を残す方法があり、第１Ｉ図には
この状態が示される。

第１Ｊ図において、予め定められた領域に選択
エツチングが施され、エミツタ電極用コンタクト
孔７０（第１Ｊ図には図示せず）およびコレクタ
電極用コンタクト孔８０が形成される。次に、た
とえばAlなどの抵抵抗金属を用いてベース電極
配線９、エミツタ電極配線１０（第１Ｊ図には図
示せず）およびコレクタ電極配線１１がそれぞれ
形成される。第１Ｊ図から見られるように、エミ
ツタ−ベース間間隔は、ほぼポリシリコン膜６０
３側壁の酸化膜１０７と窒化膜２０３との膜厚で
あつて、ベース抵抗は非常に小さくなつている。

第２図は上述の発明の一実施例において製造さ
れたトランジスタの平面なパターン図であり、第
６図に示される従来法のトランジスタの平面パタ
ーン図に対応するものである。第２図に示される
ように、エミツタ電極配線１０につながるポリシ
リコン膜６０３は、エミツタ領域７の拡散源とな
つているから、図中のＡのところでエミツタ領域
７が分離酸化膜１０２に接することになる。ま
た、第７図に示される従来の方法と異なり、エミ
ツタ領域７はポリシリコン膜６０３からの不純物
拡散により自己整合的に形成されるので、ベース
領域が分離酸化膜１０２近傍でオーバーエツチン
グされて狭くなることはない。すなわち、第３図
に示されるように、エミツタ領域７０と活性ベー
ス領域６とはポリシリコン膜６０３を介して同時
に形成されるので、ほぼ平行であり、ベース幅は
一定である。したがつて、ベース面積は、エミツ
タ−ベース電極間のはみだし領域がなくなつてい
ることと、ベース電極取出領域が自己整合的に最
小面積で形成されていることと併せて大幅に小さ
くなり、ベース−コレクタ容量が低減される。ま
た、第２図に見られるように、ベース電極配線９
はエミツタ領域７の三方周囲に形成されているの
で、自動的にダブル・ベース構造となつており、
ベース領域の増大をもたらすことなく、ベース抵
抗が大幅に低減される。

なお、他の実施例として、第４図に示されるよ
うに、コレクタ電極取出領域形成用のｎ型不純物
拡散を行なう代わりに、第１Ｇ図に示される工程
においてレジスト膜３０４をマスクとして、ベー
ス領域の酸化膜１０６を除去した後、選択的にｐ
型不純物注入を行ない、アニール処理を行なう。
この結果、ｎ型不純物が注入されたポリシリコン
膜６０４からｎ型不純物が拡散して電極取出層を
形成することができる。

なお、上記実施例においてはポリシリコン膜を
用いているが単結晶シリコン膜、非結晶シリコン
膜を用いてもよい。

また、言うまでもないが、この発明はpnpトラ
ンジスタの製造にも適用できるものである。

［発明の効果］ 以上のように、この発明によれば、エミツタ領
域上のシリコン膜とベース領域上の金属電極膜間
には絶縁膜が介在するだけであるので、エミツタ
−ベース間隔を実効的に小さくでき、その結果ベ
ース抵抗が小さくなつて半導体装置の周波数特性
が向上する。

また、エミツタ領域形成用の不純物をエミツタ
領域となるべき領域にポリシリコン膜を拡散源と
して不純物拡散してエミツタ領域を形成し、これ
と同時にベース領域形成用の不純物をさらに半導
体基板に拡散してベース領域を完成させているの
で、分離領域境界がオーバエツチングされること
がなく、エミツタ領域とベース領域とをほぼ平行
な状態で分離酸化膜領域に接するようにすること
ができる。

また、ベース電極取出領域がエミツタ領域形成
のパターンに対し自己整合的に最小面積で形成さ
れるので、非活性ベース領域が大幅に低減され
る。

さらに、第１Ａ図のレジスト膜３０３のパター
ン寸法からサイドエツチングおよび選択酸化時の
いわゆるバードビークの食込みによつて、エミツ
タ層を形成するポリシリコン膜６０３のパターン
寸法は1/3以下になるので、容易にサブミクロン
幅のエミツタ領域を実現することができる。以上
のようにして、周波数特性が向上した半導体集積
回路装置の製造が可能となる。

【図面の簡単な説明】

第１Ａ図ないし第１Ｊ図はこの発明の一実施例
による製造方法の主要工程段階における断面構造
を示す図である。第２図はこの発明の方法で製造
されたトランジスタの平面パターン図である。第
３図はこの発明における半導体装置の分離酸化膜
境界近傍の断面模式図である。第４図はこの発明
の他の実施例である半導体装置の製造方法におけ
る断面構造図である。第５Ａ図なしい第５Ｅ図は
従来の製造方法の主要工程段階における半導体装
置の状態を示す断面図である。第６図は従来方法
で製造されたトランジスタの平面パターン図であ
る。第７Ａ図ないし第７Ｃ図は従来方法でエミツ
タ層を分離酸化膜に接するように形成した場合に
おける分離酸化膜近傍の断面模式図である。第８
図は従来方法で製造されたダブル・ベース構造の
トランジスタの平面パターン図である。 図において、１はp^-型シリコン基板、２はn⁺
型コレクタ埋込層、３はn^-型エピタキシヤル層、
５は外部ベース層となるべき領域、５２，５４は
外部ベース領域、６，６２は活性ベース領域、
７，７１はエミツタ領域、８，８１はコレクタ電
極取出領域、９はベース電極配線、１０はエミツ
タ電極配線、１１はコレクタ電極配線、５０はベ
ース電極用コンタクト孔、７０はエミツタ電極用
コンタクト孔、８０はコレクタ電極用コンタクト
孔、１０２は分離酸化膜、１０３，１０４，１０
５，１０６，１０７，１０８は酸化膜、２０１，
２０２，２０３は窒化膜、３０３，３０４はフオ
トレジスト膜、４０１はパツシベーシヨン膜、６
００，６０１，６０２，６０３，６０４はポリシ
リコン膜である。なお、図中、同一符号は同一ま
たは相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型の半導体基板上に形成され、かつ
   エミツタ領域、コレクタ領域およびベース領域を
   備える半導体装置の製造方法であつて、前記半導
   体装置は分離領域により隣接する半導体装置と電
   気的に絶縁されており、 前記半導体基板表面上の予め定められた領域
   に、シリコン膜、窒化膜および酸化膜がこの順に
   堆積されてなる多層膜を形成する第１のステツプ
   と、 前記多層膜に含まれる酸化膜のみをサイドエツ
   チングして前記窒化膜および前記シリコン膜より
   内側に後退させる第２のステツプと、 前記窒化膜をマスクとして選択酸化を行なつて
   前記半導体基板上の予め定められた領域に第１の
   酸化膜を形成する第３のステツプと、 前記サイドエツチングされた酸化膜をマスクと
   して前記窒化膜およびシリコン膜を選択的にエツ
   チング除去する第４のステツプと、 前記選択的にエツチングされた窒化膜をマスク
   として選択酸化を行なつて、前記シリコン膜と前
   記第１酸化膜との間の前記半導体基板表面上に第
   ２の酸化膜を形成する第５のステツプと、 前記第２の酸化膜をマスクとして、前記第１導
   電型の不純物を前記シリコン膜に導入する第６の
   ステツプと、 前記ベース領域の電極取出部となる領域上の前
   記第２の酸化膜を除去する第７のステツプと、 前記ベース領域となるべき領域に、第２導電型
   の不純物を導入する第８のステツプと、 前記半導体基板に加熱処理を施して、前記シリ
   コン膜から前記第１導電型の不純物を前記エミツ
   タ領域となるべき領域へ拡散して前記エミツタ領
   域を形成し、かつ同時に前記ベース領域を完成す
   る第９のステツプと、 前記半導体基板に低温酸化処理を施して、前記
   エミツタ領域に接続されるシリコン膜の側壁およ
   び上表面に第３の酸化膜を形成する第10のステツ
   プと、 前記シリコン膜上の予め定められた領域に形成
   される前記第３の酸化膜を貫通する開孔を通して
   エミツタ電極を形成し、かつ前記半導体基板上の
   予め定められた領域上にベース電極およびコレク
   タ電極となる電極配線を各々設ける第11のステツ
   プとを含む半導体装置の製造方法。 ２ 前記第10のステツプと前記第11のステツプと
   の間において、前記エミツタ領域に接続されるシ
   リコン膜に形成された第３の酸化膜の側壁にさら
   に窒化膜を形成するステツプを備える、特許請求
   の範囲第１項記載の半導体装置の製造方法。