JPH04185115A - Ａ／ｄ変換器内蔵半導体集積回路 - Google Patents
Ａ／ｄ変換器内蔵半導体集積回路Info
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- JPH04185115A JPH04185115A JP31534090A JP31534090A JPH04185115A JP H04185115 A JPH04185115 A JP H04185115A JP 31534090 A JP31534090 A JP 31534090A JP 31534090 A JP31534090 A JP 31534090A JP H04185115 A JPH04185115 A JP H04185115A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000006243 chemical reaction Methods 0.000 claims abstract description 45
- 230000010354 integration Effects 0.000 claims abstract description 19
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に積分型Ａ／Ｄ変換
器を内蔵し、そのデジタル変換値を用いて論理動作を行
う半導体集積回路に関する。
器を内蔵し、そのデジタル変換値を用いて論理動作を行
う半導体集積回路に関する。
従来、この種のＡ／Ｄ変換器内蔵半導体集積回路は、第
５図に示すように積分型Ａ／Ｄ変換器ｌと論理回路２を
有し、前記論理回路２が前記積分型Ａ／Ｄ変換器１に対
してアナログ信号をデジタルに変換することを要求する
信号ＲＥＱを出力し、積分型Ａ／Ｄ変換器ｌがアナログ
信号をデジタルに変換してる間も論理回路２は継続して
動作していて、Ａ／Ｄ変換後輪理回路２がデジタル変換
値を取り込んでいた。
５図に示すように積分型Ａ／Ｄ変換器ｌと論理回路２を
有し、前記論理回路２が前記積分型Ａ／Ｄ変換器１に対
してアナログ信号をデジタルに変換することを要求する
信号ＲＥＱを出力し、積分型Ａ／Ｄ変換器ｌがアナログ
信号をデジタルに変換してる間も論理回路２は継続して
動作していて、Ａ／Ｄ変換後輪理回路２がデジタル変換
値を取り込んでいた。
上述した従来のＡ／Ｄ変換器内蔵半導体集積回路は、積
分型Ａ／Ｄ変換器１がアナログ信号をデジタルに変換し
ている間も論理回路２が動作を続けているため、論理回
路２内のトランジスタの０Ｎ−ＯＦＦ等に起因するデジ
タル性ノイズによって集積回路内の電源ラインとＧＮＤ
ラインの電位の変動を引き起こしており、この電源ライ
ン及びＧＮＤラインの電位の変動が起こると、積分型Ａ
／Ｄ変換器は、積分器の積分電圧がアナログ回路と等し
くなるまでの時間を計測し、その積分時間からデジタル
変換値を求めているため、電源レベルの変動によってア
ナログ回路のバイアス電圧が変動したり、積分器の積分
電圧が変動したりすることで、積分器が積分を開始して
から積分電圧がアナログ入力信号と等しくなるまでの時
間が変動し、デジタル変換値に誤差を含むことになる。
分型Ａ／Ｄ変換器１がアナログ信号をデジタルに変換し
ている間も論理回路２が動作を続けているため、論理回
路２内のトランジスタの０Ｎ−ＯＦＦ等に起因するデジ
タル性ノイズによって集積回路内の電源ラインとＧＮＤ
ラインの電位の変動を引き起こしており、この電源ライ
ン及びＧＮＤラインの電位の変動が起こると、積分型Ａ
／Ｄ変換器は、積分器の積分電圧がアナログ回路と等し
くなるまでの時間を計測し、その積分時間からデジタル
変換値を求めているため、電源レベルの変動によってア
ナログ回路のバイアス電圧が変動したり、積分器の積分
電圧が変動したりすることで、積分器が積分を開始して
から積分電圧がアナログ入力信号と等しくなるまでの時
間が変動し、デジタル変換値に誤差を含むことになる。
特にコンパクトディスクやデジタルオーティオテープ等
に使用される１６ビツト以上の高精度の分解能を要求さ
れるＡ／Ｄ変換器では、最小分解能が微小電力のために
、前述のデジタルノイズにより変換誤差を引き起こすと
いうような問題があった。
に使用される１６ビツト以上の高精度の分解能を要求さ
れるＡ／Ｄ変換器では、最小分解能が微小電力のために
、前述のデジタルノイズにより変換誤差を引き起こすと
いうような問題があった。
本発明のＡ／Ｄ変換器内蔵半導体集積回路は、Ａ／Ｄ変
換の動作を制御する第一の制御信号に従ってアナログ入
力信号をデジタル信号に変換し、かつそのＡ／Ｄ変換動
作がまもなく終了することを予告する第二の制御信号を
出力する積分型Ａ／Ｄ変換器と、前記積分型Ａ／Ｄ変換
器のデジタル変換値を用いて論理動作を行い、かつその
論理動作を一時停止させるための第三の制御信号によっ
てスタンバイ状態になる論理回路と、前記論理回路から
出力されるＡ／Ｄ変換を要求する第四の制御信号にもと
づいて前記積分型Ａ／Ｄ変換器に対して変換動作を制御
する前記第一の制御信号と、前記論理回路に対して論理
演算を一時停止させる第三の制御信号とを出力する制御
回路を有し、前記積分型Ａ／Ｄ変換器がアナログ入力信
号をデジタル信号に変換する時間内のＡ／Ｄ変換の開始
の瞬間および終了の瞬間を含むある一定時間前記論理回
路の動作を一時停止させることにより上述の課題を解決
するものである。
換の動作を制御する第一の制御信号に従ってアナログ入
力信号をデジタル信号に変換し、かつそのＡ／Ｄ変換動
作がまもなく終了することを予告する第二の制御信号を
出力する積分型Ａ／Ｄ変換器と、前記積分型Ａ／Ｄ変換
器のデジタル変換値を用いて論理動作を行い、かつその
論理動作を一時停止させるための第三の制御信号によっ
てスタンバイ状態になる論理回路と、前記論理回路から
出力されるＡ／Ｄ変換を要求する第四の制御信号にもと
づいて前記積分型Ａ／Ｄ変換器に対して変換動作を制御
する前記第一の制御信号と、前記論理回路に対して論理
演算を一時停止させる第三の制御信号とを出力する制御
回路を有し、前記積分型Ａ／Ｄ変換器がアナログ入力信
号をデジタル信号に変換する時間内のＡ／Ｄ変換の開始
の瞬間および終了の瞬間を含むある一定時間前記論理回
路の動作を一時停止させることにより上述の課題を解決
するものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の１実施例である。１は制御回路３の制
御信号ＳＴＲによってＡ／Ｄ変換動作を制御される積分
型Ａ／Ｄ変換器であり、デジタル変換値４を出力する。
御信号ＳＴＲによってＡ／Ｄ変換動作を制御される積分
型Ａ／Ｄ変換器であり、デジタル変換値４を出力する。
２は前記積分型Ａ／Ｄ変換器１のデジタル変換値４を用
いて論理動作を行い、かつ制御回路３からのスタンバイ
制御信号５ＴＥＹによってスタンバイ状態となり、論理
動作を一時停止する論理回路、３は前記論理回路２から
のＡ／Ｄ変換を要求する信号ＲＥＱが入力された後に、
積分型Ａ／Ｄ変換器１の積分開始とクロックＣＬＫの計
数開始を制御する制御信号ＳＴＲと、積分型Ａ／Ｄ変換
器１の積分開始時を含むある期間及び、積分終了時を含
むある期間に前記論理回路２をスタンバイ状態にするス
タンバイ信号５ＴＢＹとを制御する制御回路である。ま
た、積分型Ａ／Ｄ変換器１の構成は以下のようになって
いる。
いて論理動作を行い、かつ制御回路３からのスタンバイ
制御信号５ＴＥＹによってスタンバイ状態となり、論理
動作を一時停止する論理回路、３は前記論理回路２から
のＡ／Ｄ変換を要求する信号ＲＥＱが入力された後に、
積分型Ａ／Ｄ変換器１の積分開始とクロックＣＬＫの計
数開始を制御する制御信号ＳＴＲと、積分型Ａ／Ｄ変換
器１の積分開始時を含むある期間及び、積分終了時を含
むある期間に前記論理回路２をスタンバイ状態にするス
タンバイ信号５ＴＢＹとを制御する制御回路である。ま
た、積分型Ａ／Ｄ変換器１の構成は以下のようになって
いる。
つまＩ）５はＡ／Ｄ変換開始時のアナログ入力レベルＶ
ＩＮを保持するサンプル長ホール１回路、６は増加率一
定の積分器、７はサンプル長ホール１回路５の出力と前
記第１の積分器６のレベルを比較してサンプル長ホール
１回路５のレベルが大きいときにＨＩＧＨレベルを出力
する第１の比較器、８は前記第１の比較器７がＨＩＧＨ
レベルのトキ計数用クロックＣＬＫを出力するＡＮＤゲ
ート、９はクロックＣＬＫを計数する計数器であり、こ
の計数値がデジタル値に対応している。また、１１は前
記サンプル及ホール１回路５の出力を一定の割合でレベ
ルを低下させる分圧器、ＩＯは前記第１の積分器６の出
力と前記分圧器１１のレベルを比較して、Ａ／Ｄ変換が
まもなく終了することを予告する信号ＳＢを出力する第
２の比較器である。
ＩＮを保持するサンプル長ホール１回路、６は増加率一
定の積分器、７はサンプル長ホール１回路５の出力と前
記第１の積分器６のレベルを比較してサンプル長ホール
１回路５のレベルが大きいときにＨＩＧＨレベルを出力
する第１の比較器、８は前記第１の比較器７がＨＩＧＨ
レベルのトキ計数用クロックＣＬＫを出力するＡＮＤゲ
ート、９はクロックＣＬＫを計数する計数器であり、こ
の計数値がデジタル値に対応している。また、１１は前
記サンプル及ホール１回路５の出力を一定の割合でレベ
ルを低下させる分圧器、ＩＯは前記第１の積分器６の出
力と前記分圧器１１のレベルを比較して、Ａ／Ｄ変換が
まもなく終了することを予告する信号ＳＢを出力する第
２の比較器である。
次に本実施例の動作を第２図のタイミング図を参照して
説明する。論理回路２よりＡ／Ｄ変換を要求する信号Ｒ
ＥＱがアクティブになると、制御回路３は論理回路２に
対してスタンバイ信号５ＴＢＹをアクティブにし、論理
回路２をスタンバイ状態にして論理動作を止める。その
後積分型Ａ／Ｄ変換器１に対してはクロックＣＬＫの計
数を指示する制御信号ＳＴＲをアクティブにする。前記
制御信号ＳＴＲがアクティブになると、サンプル及ホー
ル１回路５はアナログ人力Ｖ、Ｎを保持し、第１の積分
器６は積分を開始し圧力が徐々に上昇する。また、クロ
ックＣＬＫのスイッチが導通状態になり、計数器９がク
ロックＣＬＫの計数を始める。そして第１の積分器６の
出力がサンプル及ホール１回路５の出力より大きくなっ
た瞬間に比較器７の出力はＬＯＷレベルとなり、ＡＮＤ
ゲートの出力がＬＯＷレベルになり計数器９はある計数
値でカウントを停止する。このとき第１の積分器６の積
分出力の増加率は常に一定であるため、制御信号ＳＴＲ
がアクティブになり、第１の積分器６が積分を開始して
から第１の積分器６の出力がサンプル及ホール１回路５
の出力より大きくなって第１の比較器７がＬＯＷレベル
になるまでの時間は、アナログ入力の大きさに比例して
いる。したがってこの間に計数器９がクロックＣＬＫを
カウントした値がデジタル変換値に対応する。
説明する。論理回路２よりＡ／Ｄ変換を要求する信号Ｒ
ＥＱがアクティブになると、制御回路３は論理回路２に
対してスタンバイ信号５ＴＢＹをアクティブにし、論理
回路２をスタンバイ状態にして論理動作を止める。その
後積分型Ａ／Ｄ変換器１に対してはクロックＣＬＫの計
数を指示する制御信号ＳＴＲをアクティブにする。前記
制御信号ＳＴＲがアクティブになると、サンプル及ホー
ル１回路５はアナログ人力Ｖ、Ｎを保持し、第１の積分
器６は積分を開始し圧力が徐々に上昇する。また、クロ
ックＣＬＫのスイッチが導通状態になり、計数器９がク
ロックＣＬＫの計数を始める。そして第１の積分器６の
出力がサンプル及ホール１回路５の出力より大きくなっ
た瞬間に比較器７の出力はＬＯＷレベルとなり、ＡＮＤ
ゲートの出力がＬＯＷレベルになり計数器９はある計数
値でカウントを停止する。このとき第１の積分器６の積
分出力の増加率は常に一定であるため、制御信号ＳＴＲ
がアクティブになり、第１の積分器６が積分を開始して
から第１の積分器６の出力がサンプル及ホール１回路５
の出力より大きくなって第１の比較器７がＬＯＷレベル
になるまでの時間は、アナログ入力の大きさに比例して
いる。したがってこの間に計数器９がクロックＣＬＫを
カウントした値がデジタル変換値に対応する。
また、第１の積分器６の出力は第２の比較器１゜にも入
力されていて、サンプル及ホール１回路５の出力をある
割合で低下させた分圧器１１の出力との比較を行ってい
る。分圧器１１の出力はサンプル及ホール１回路５の出
力よりも小さい値なので、第２の比較器１０は第１の比
較器よりも早い時間で出力ＳＢがＬＯＷレベルに変化す
る。
力されていて、サンプル及ホール１回路５の出力をある
割合で低下させた分圧器１１の出力との比較を行ってい
る。分圧器１１の出力はサンプル及ホール１回路５の出
力よりも小さい値なので、第２の比較器１０は第１の比
較器よりも早い時間で出力ＳＢがＬＯＷレベルに変化す
る。
上述した制御回路３のスタンバイ信号５ＴＢＹは、Ａ／
Ｄ変換開始直前にアクティブになり、論理回路２がスタ
ンバイ状態になるが、積分型Ａ／Ｄ変換器１が積分を開
始して一定時間が経過すると、スタンバイ信号５ＴＢＹ
はインアクティブになり、論理回路２は論理動作を再開
する。その後、積分型Ａ／Ｄ変換器が変換動作を終了す
るある時間前に第２の比較器１０の出力ＳＢがＬＯＷレ
ベルに変化し、制御回路３に対してＡ／Ｄ変換動作がま
もなく終了することを知らせる。この信号ＳＢがＬＯＷ
レベルに変化すると、制御回路３より圧力されるスタン
バイ信号５ＴＢＹがアクティブになり、論理回路２は再
びスタンバイ状態になって論理動作を停止する。さらに
Ａ／Ｄ変換が終了して比較器６の出力ＦＩＮが制御回路
３に入力されると、制御回路３はスタンバイ信号５ＴＢ
Ｙをインアクティブにして論理回路２のスタンバイ状態
を解除し、論理回路２は論理動作を開始して積分型Ａ／
Ｄ変換器１よりデジタル変換値４を受は取る。それと同
時に制御回路３は積分型Ａ／Ｄ変換器１に対しては制御
信号ＳＴＲをインアクティブにして動作を停止させる。
Ｄ変換開始直前にアクティブになり、論理回路２がスタ
ンバイ状態になるが、積分型Ａ／Ｄ変換器１が積分を開
始して一定時間が経過すると、スタンバイ信号５ＴＢＹ
はインアクティブになり、論理回路２は論理動作を再開
する。その後、積分型Ａ／Ｄ変換器が変換動作を終了す
るある時間前に第２の比較器１０の出力ＳＢがＬＯＷレ
ベルに変化し、制御回路３に対してＡ／Ｄ変換動作がま
もなく終了することを知らせる。この信号ＳＢがＬＯＷ
レベルに変化すると、制御回路３より圧力されるスタン
バイ信号５ＴＢＹがアクティブになり、論理回路２は再
びスタンバイ状態になって論理動作を停止する。さらに
Ａ／Ｄ変換が終了して比較器６の出力ＦＩＮが制御回路
３に入力されると、制御回路３はスタンバイ信号５ＴＢ
Ｙをインアクティブにして論理回路２のスタンバイ状態
を解除し、論理回路２は論理動作を開始して積分型Ａ／
Ｄ変換器１よりデジタル変換値４を受は取る。それと同
時に制御回路３は積分型Ａ／Ｄ変換器１に対しては制御
信号ＳＴＲをインアクティブにして動作を停止させる。
以上で１回のＡ／Ｄ変換が終了する。
ところで、前記分圧回路１１の具体的な実現例を第３図
に示す。本分圧回路は抵抗値がＲと（Ｎ−１）Ｒの二つ
の抵抗から構成され、入力電圧ｖ１を抵抗分割によって
電圧レベルが（１／Ｎ）Ｖｚの出力電圧ｖ０を出力する
ものである。この二つの抵抗を適当に選べば、積分器６
の出力がサンプル及ホール１回路５の出力と等しくなり
、第１の比較器７の出力がＬＯＷレベルに変化するもの
よりもある時間早く第２の比較器ｌＯの出力がＬＯＷレ
ベルになる。
に示す。本分圧回路は抵抗値がＲと（Ｎ−１）Ｒの二つ
の抵抗から構成され、入力電圧ｖ１を抵抗分割によって
電圧レベルが（１／Ｎ）Ｖｚの出力電圧ｖ０を出力する
ものである。この二つの抵抗を適当に選べば、積分器６
の出力がサンプル及ホール１回路５の出力と等しくなり
、第１の比較器７の出力がＬＯＷレベルに変化するもの
よりもある時間早く第２の比較器ｌＯの出力がＬＯＷレ
ベルになる。
本実施例を用いると積分型Ａ／Ｄ変換器を内蔵した半導
体集積回路において、積分ｕＡ／Ｄ変換器が積分を開始
する時間及び積分を終了する時間を含むある期間、Ａ／
Ｄ変換に最小限必要な回路以外の論理回路を停止させ、
Ａ／Ｄ変換の変換誤差が発生する可能性の比較的少ない
積分動作中は論理回路を動作させることによって、論理
回路の動作を停止する期間を短くして、論理回路を効率
的に動作させることができるにもかかわらず、半導体集
積回路の電源ラインおよびＧＮＤラインの電位の変動を
抑えて、デジタル変換値が誤差を含むことを最小限に防
ぐことができる。
体集積回路において、積分ｕＡ／Ｄ変換器が積分を開始
する時間及び積分を終了する時間を含むある期間、Ａ／
Ｄ変換に最小限必要な回路以外の論理回路を停止させ、
Ａ／Ｄ変換の変換誤差が発生する可能性の比較的少ない
積分動作中は論理回路を動作させることによって、論理
回路の動作を停止する期間を短くして、論理回路を効率
的に動作させることができるにもかかわらず、半導体集
積回路の電源ラインおよびＧＮＤラインの電位の変動を
抑えて、デジタル変換値が誤差を含むことを最小限に防
ぐことができる。
第４図に本発明の分圧器１１の第２の実現例を示す。な
お、その他の回路構成は第１の実施例の第１図と同一で
あり、回路及び動作の詳細な説明は省略する。
お、その他の回路構成は第１の実施例の第１図と同一で
あり、回路及び動作の詳細な説明は省略する。
まず第３図の分圧器と第４図の分圧器との相違点は、分
圧器の入力部にｏＰアンプ１２を接続している点である
。前記ＯＰアンプは増幅率ｌの非反転増幅器として機能
している。本実施例は第１の実施例と比較して分圧器１
１の入力段に入力インピーダンスの非常に大きなＯＦア
ンプ１２を用いることで分圧器１１に流れ込む電流がほ
とんどないため、サンプル及ホール１回路からの電荷の
流出が減少し、サンプル及ホール１回路の圧力値のレベ
ルの低下を防ぐことが出来る。
圧器の入力部にｏＰアンプ１２を接続している点である
。前記ＯＰアンプは増幅率ｌの非反転増幅器として機能
している。本実施例は第１の実施例と比較して分圧器１
１の入力段に入力インピーダンスの非常に大きなＯＦア
ンプ１２を用いることで分圧器１１に流れ込む電流がほ
とんどないため、サンプル及ホール１回路からの電荷の
流出が減少し、サンプル及ホール１回路の圧力値のレベ
ルの低下を防ぐことが出来る。
以上説明したように本発明は、積分型Ａ／Ｄ変換器を内
蔵した半導体集積回路において、積分型Ａ／Ｄ変換器が
積分を開始する時間及び積分を終了する時間を含むある
期間、Ａ／Ｄ変換に最小限必要な回路以外の論理回路を
停止させ、Ａ／Ｄ変換の変換誤差が発生する可能性の比
較的少ない積分動作中は論理回路を動作させることによ
って、論理回路の動作を停止する期間を短くして、論理
回路を効率的に動作させることができるにもかかわらず
、半導体集積回路の電源ラインおよびＧＮＤラインの電
位の変動を抑えて、デジタル変換値が誤差を含むことを
最小限に防ぐことができるという効果がある。
蔵した半導体集積回路において、積分型Ａ／Ｄ変換器が
積分を開始する時間及び積分を終了する時間を含むある
期間、Ａ／Ｄ変換に最小限必要な回路以外の論理回路を
停止させ、Ａ／Ｄ変換の変換誤差が発生する可能性の比
較的少ない積分動作中は論理回路を動作させることによ
って、論理回路の動作を停止する期間を短くして、論理
回路を効率的に動作させることができるにもかかわらず
、半導体集積回路の電源ラインおよびＧＮＤラインの電
位の変動を抑えて、デジタル変換値が誤差を含むことを
最小限に防ぐことができるという効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第１の実施例のタイミング図、第３図は本実施
例の分圧器の実現例のブロック図、第４図は本発明の分
圧器の第２の実現例のブロック図であり、第５図は従来
のＡ／Ｄ変換器内蔵半導体集積回路のブロック図である
、 １・・・・・・積分型Ａ／Ｄ変換器、２・・・・・・論
理回路、３・・・・・・積分型Ａ／Ｄ変換器および論理
回路の制御回路、４・・・・・・Ａ／Ｄ変換器のデジタ
ル変換値、５・・・・・・サンプル及ホール１回路、６
・・・・・・積分器、７．１０・・・・・・比較器、８
・・・・・・ＡＮＤゲート、９・・・・・・計数器、１
１・・・・・・サンプル及ホール１回路の出力のレベル
を低下させる分圧器、１２・・・・・・ＯＰアンプ。 代理人 弁理士 内 原 晋 第３図 〉 −こ 〉
本発明の第１の実施例のタイミング図、第３図は本実施
例の分圧器の実現例のブロック図、第４図は本発明の分
圧器の第２の実現例のブロック図であり、第５図は従来
のＡ／Ｄ変換器内蔵半導体集積回路のブロック図である
、 １・・・・・・積分型Ａ／Ｄ変換器、２・・・・・・論
理回路、３・・・・・・積分型Ａ／Ｄ変換器および論理
回路の制御回路、４・・・・・・Ａ／Ｄ変換器のデジタ
ル変換値、５・・・・・・サンプル及ホール１回路、６
・・・・・・積分器、７．１０・・・・・・比較器、８
・・・・・・ＡＮＤゲート、９・・・・・・計数器、１
１・・・・・・サンプル及ホール１回路の出力のレベル
を低下させる分圧器、１２・・・・・・ＯＰアンプ。 代理人 弁理士 内 原 晋 第３図 〉 −こ 〉
Claims (2)
- （１）Ａ／Ｄ変換器内蔵半導体集積回路において、Ａ／
Ｄ変換の動作を開始させる第一の制御信号に従ってアナ
ログ入力信号をデジタル信号に変換する積分型Ａ／Ｄ変
換器と、前記積分型Ａ／Ｄ変換器のデジタル変換値を用
いて論理動作を行い、かつその論理動作を一時停止させ
るための第三の制御信号によってスタンバイ状態になる
論理回路と、前記論理回路から出力されるＡ／Ｄ変換を
要求する第四の制御信号にもとづいて前記積分型Ａ／Ｄ
変換器に対して変換動作を制御する前記第一の制御信号
と、前記論理回路に対し論理演算を一時停止させる第三
の制御信号とを出力する制御回路を少なくとも有し、前
記積分型Ａ／Ｄ変換器がアナログ入力信号をデジタル信
号に変換する時間内の、Ａ／Ｄ変換の開始の瞬間および
終了の瞬間を含むある一定時間前記論理回路の動作を一
時停止させることを特徴とするＡ／Ｄ変換器内蔵半導体
集積回路。 - （２）前記積分型Ａ／Ｄ変換器は、入力電圧をホールド
するサンプル＆ホールド回路と、前記第１の制御信号に
より積分を開始する積分回路と、前記サンプル＆ホール
ド回路の出力と前記積分回路の出力を比較する第１の積
分器と、前記第１の制御信号により基準クロックをカウ
ントしはじめ、第１の比較器の出力でカウントを停止す
る計測手段と前記サンプル＆ホールド回路の電圧を一定
値分だけ増幅する分圧手段と、前記分圧手段と前記積分
器との出力を比較する第２の比較器とを有し、前記第２
の比較器の出力を前記第２の制御信号とする請求項１記
載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31534090A JPH04185115A (ja) | 1990-11-20 | 1990-11-20 | Ａ／ｄ変換器内蔵半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31534090A JPH04185115A (ja) | 1990-11-20 | 1990-11-20 | Ａ／ｄ変換器内蔵半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04185115A true JPH04185115A (ja) | 1992-07-02 |
Family
ID=18064234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31534090A Pending JPH04185115A (ja) | 1990-11-20 | 1990-11-20 | Ａ／ｄ変換器内蔵半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04185115A (ja) |
-
1990
- 1990-11-20 JP JP31534090A patent/JPH04185115A/ja active Pending
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