JPH04158632A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04158632A JPH04158632A JP28485790A JP28485790A JPH04158632A JP H04158632 A JPH04158632 A JP H04158632A JP 28485790 A JP28485790 A JP 28485790A JP 28485790 A JP28485790 A JP 28485790A JP H04158632 A JPH04158632 A JP H04158632A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- logic circuit
- circuit
- signal
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＡ／Ｄ変換器を内
蔵し、そのデジタル変換値を用いて論理動作を行う半導
体集積回路に関する。
蔵し、そのデジタル変換値を用いて論理動作を行う半導
体集積回路に関する。
従来、この種の半導体集積回路は、第３図に示すように
Ａ／Ｄ変換器１８と論理回路１７を有し、論理回路１７
より前記Ａ／Ｄ変換器】８に対してアナログ信号をデジ
タルに変換することを要求する信号ＲＥＱ１１６が出力
され、Ａ／Ｄ変換器１８において、端子５６から入力さ
れるアナログ信号１１４がデジタル信号に変換されてい
る間も、論理回路１７においては継続して動作を実行し
、ており、Ａ 、、’ Ｄ変換器１８か八人力されるデ
ジタル変換値１１５が、当該論理回路に取り込まれてい
るのが一般である。
Ａ／Ｄ変換器１８と論理回路１７を有し、論理回路１７
より前記Ａ／Ｄ変換器】８に対してアナログ信号をデジ
タルに変換することを要求する信号ＲＥＱ１１６が出力
され、Ａ／Ｄ変換器１８において、端子５６から入力さ
れるアナログ信号１１４がデジタル信号に変換されてい
る間も、論理回路１７においては継続して動作を実行し
、ており、Ａ 、、’ Ｄ変換器１８か八人力されるデ
ジタル変換値１１５が、当該論理回路に取り込まれてい
るのが一般である。
上述した従来の、へ２Ｄ変換器を内蔵する半導体集積回
路においては、当該Ａ’Ｄ変換器がアナログ信号をデジ
タル信号に変換している間も論理回路か動作を続けてい
るため、論理回路内のトランジスタのＯＮ・ＯＦ Ｆ等
に起因するデジタル性雑音によって、集積回路内の電源
ラインとＧＮＤラインの電位に変動を引き起こしている
。
路においては、当該Ａ’Ｄ変換器がアナログ信号をデジ
タル信号に変換している間も論理回路か動作を続けてい
るため、論理回路内のトランジスタのＯＮ・ＯＦ Ｆ等
に起因するデジタル性雑音によって、集積回路内の電源
ラインとＧＮＤラインの電位に変動を引き起こしている
。
電源ラインとＧ Ｎ Ｄラインの電位に変動が生じると
、積分型のＡ 、、、、、′Ｄ変換器の場合には、積分
器０）積分電圧がアナログ入力と等しくなるまての時間
を３４測し、その積分時間からデジタル変換値を求めて
いるため、電源レベルの変動によるアナログ回路のバイ
アス電圧の変動、または積分器における積分電圧の変動
等により、積分器が積分を開始してから積分電圧がアナ
ログ入力電圧と等しくなるまでの時間が変動し、このた
めデジタル変換値に誤差を含むことになる。
、積分型のＡ 、、、、、′Ｄ変換器の場合には、積分
器０）積分電圧がアナログ入力と等しくなるまての時間
を３４測し、その積分時間からデジタル変換値を求めて
いるため、電源レベルの変動によるアナログ回路のバイ
アス電圧の変動、または積分器における積分電圧の変動
等により、積分器が積分を開始してから積分電圧がアナ
ログ入力電圧と等しくなるまでの時間が変動し、このた
めデジタル変換値に誤差を含むことになる。
一方、並列比較型のＡ 、／’ Ｄ変換器の場合には、
上述の場合と同様に、電源電圧レベルの変動によってア
ナログ回路のバイアス電圧が変動したり、積分器の積分
電圧が変動したりすることにより、アナログ入力とのレ
ベル比較用の基準レベルが。
上述の場合と同様に、電源電圧レベルの変動によってア
ナログ回路のバイアス電圧が変動したり、積分器の積分
電圧が変動したりすることにより、アナログ入力とのレ
ベル比較用の基準レベルが。
電源電圧を抵抗分割することにより生成されているため
、電源ラインもしくはＧＮＤラインの変動により基準レ
ベルが変動し、デジタル変換値に誤差を含むことになる
という欠点がある。
、電源ラインもしくはＧＮＤラインの変動により基準レ
ベルが変動し、デジタル変換値に誤差を含むことになる
という欠点がある。
例えば、８ビット並列比較型Ａ／Ｄ変換器の場合は、電
源電圧が５Ｖの場合、電源−ＧＮＤ間の電位差が約０．
０２Ｖ （＝５Ｖ／２８ ）変動すると最下位のビット
が反転してしまい、最下位ビットに誤差を含むことにな
る。さらに電源−ＧＮＤ間の電位差が約０．１６Ｖ （
−５Ｖ／２” ＞以上変動すると、下位の４ビツトに誤
差を含むことになるという欠点がある。
源電圧が５Ｖの場合、電源−ＧＮＤ間の電位差が約０．
０２Ｖ （＝５Ｖ／２８ ）変動すると最下位のビット
が反転してしまい、最下位ビットに誤差を含むことにな
る。さらに電源−ＧＮＤ間の電位差が約０．１６Ｖ （
−５Ｖ／２” ＞以上変動すると、下位の４ビツトに誤
差を含むことになるという欠点がある。
本発明のＡ Ｄ変換器を内蔵する半導体集積回路は、Ａ
Ｄ変換の動作を制御する第１の制御信号に従って、ア
ナログ入力信号をデジタル信号に変換するＡ’Ｄ変換器
と、前記Ａ、／Ｄ変換器のデジタル変換値を用いて論理
動作を行い、がっそめ論理動作を一時停止させるための
第２の制御信号によってスタンバイ状態になる論理回路
と、前記論理回路から出力されるＡ 、、、’ Ｄ変換
を要求する第３の制御信号にもとづいて、前記Ａ／Ｄ変
換器に対しては、Ａ 、、／ Ｄ変換の動作を制御する
前記第１の制御信号を出力し、前記論理回路に対しては
、論理演算を一時停止させる前記第２の制御信号を出力
する制御回路と、を備え、前記Ａ／Ｄ変換器がアナログ
入力信号をデジタル信号に変換する時間を含むある一定
時間、前記論理回路の動作を一時停止させ、Ａ／Ｄ変換
動作の終了後に再び当該論理回路を動作させることを特
徴としている。
Ｄ変換の動作を制御する第１の制御信号に従って、ア
ナログ入力信号をデジタル信号に変換するＡ’Ｄ変換器
と、前記Ａ、／Ｄ変換器のデジタル変換値を用いて論理
動作を行い、がっそめ論理動作を一時停止させるための
第２の制御信号によってスタンバイ状態になる論理回路
と、前記論理回路から出力されるＡ 、、、’ Ｄ変換
を要求する第３の制御信号にもとづいて、前記Ａ／Ｄ変
換器に対しては、Ａ 、、／ Ｄ変換の動作を制御する
前記第１の制御信号を出力し、前記論理回路に対しては
、論理演算を一時停止させる前記第２の制御信号を出力
する制御回路と、を備え、前記Ａ／Ｄ変換器がアナログ
入力信号をデジタル信号に変換する時間を含むある一定
時間、前記論理回路の動作を一時停止させ、Ａ／Ｄ変換
動作の終了後に再び当該論理回路を動作させることを特
徴としている。
次に５本発明について図面を参照して説明する６
第１図は本発明の第１の実施例である。本実施例は積分
型Ａ／Ｄ変換器を用いた場合の実施例である。第１図に
示されるように、本実施例は、積分型Ａ／Ｄ変換器１と
、論理回路２と、積分型Ａ／Ｄ変換器１の積分開始とク
ロック１０２の計数開始を制御する制御信号］−０８な
らびに論理回路をスタンバイ状態にするスタンバイ信号
１０６を制御信号として出力する制御回路３と、を備え
て構成されており、積分型Ａ／Ｄ変換器１は、単一増加
の積分器４と、アナログ入力１０１と積分器５のレベル
を比較して、アナログ入力１０１のレベルが大きいとき
にＨＩＧＨレベルを出力する比較器５と、比較器５の出
力がＨＩＧＨレベルのときに計数用クロック１０３を出
力するＡＮＤ回路６と、この計数用クロック１０３を計
数する計数器７と、含んで構成されている。
型Ａ／Ｄ変換器を用いた場合の実施例である。第１図に
示されるように、本実施例は、積分型Ａ／Ｄ変換器１と
、論理回路２と、積分型Ａ／Ｄ変換器１の積分開始とク
ロック１０２の計数開始を制御する制御信号］−０８な
らびに論理回路をスタンバイ状態にするスタンバイ信号
１０６を制御信号として出力する制御回路３と、を備え
て構成されており、積分型Ａ／Ｄ変換器１は、単一増加
の積分器４と、アナログ入力１０１と積分器５のレベル
を比較して、アナログ入力１０１のレベルが大きいとき
にＨＩＧＨレベルを出力する比較器５と、比較器５の出
力がＨＩＧＨレベルのときに計数用クロック１０３を出
力するＡＮＤ回路６と、この計数用クロック１０３を計
数する計数器７と、含んで構成されている。
次に本実施例の動作を説明する。論理回路２よりＡ／Ｄ
変換を要求する信号１０７がアクティブになると、制御
回路３は論理回路２に対してはスタンバイ信号１０６を
アクティブにし、論理回路２をスタンバイ状態にして動
作を停止させる。その後、積分型Ａ・′Ｄ変換器１に対
し、ては、クロック１０２の計数を指示する制御信号１
０８をアクイブにし、積分器４とクロック１０２の入力
に対応するスイッチ８および９をそれぞれ導通状態にす
ることにより、計数器７がクロック１．０２の計数を開
始し、また積分器４においては積分が開始されて積分出
力が徐々に上昇していく。そして積分器４の出力か、端
子５１から入力されるアナログ入力１０１より大きくな
った瞬間に比較器５の出力はＬＯＷレベルとなり、ＡＮ
Ｄ回路６の出力もＬＯＷレベルになって、計数器７は、
その時点における成る計数値でカウントを停止する。こ
の場合、積分器４の積分出力の増加率は常に一定である
ため、制御信号コ０８がアクティブになってから比較器
５の出力がＬＯＷレベルになるまでの時間は、アナログ
入力１０１のレベルの大きさに比例している。従って、
この間に計数器７がクロック１０２をカウントした値が
、求めんとするデジタル変換値に対応している。さらに
比較器５の１− ＯＷ レベルの出力は、Ａ ／／Ｄ変
摸作用の完了を知らぜる終了信号１０５として制御回路
３にも入力されており、終了信号〕０５がＨＩＧＨレベ
ルからＬＯＷレベルになると、制御回路３は、論理回路
２に対してはスタンバイ信号１０６をインアクイブにし
てスタンバイ状態を解除し、論理回路２は正常動作を開
始し、積分型Ａ 、／ Ｄ変換器】よリデジタル変換値
１０４を受は取る。それと同時に、制御回路３は、積分
型Ａ／Ｄ変換器］に対しては、制御信号１０８をインア
クティブにして積分型Ａ／Ｄ変換器の動作を停止させる
。以上で１回のＡ／Ｄ変摸作用が終了する。
変換を要求する信号１０７がアクティブになると、制御
回路３は論理回路２に対してはスタンバイ信号１０６を
アクティブにし、論理回路２をスタンバイ状態にして動
作を停止させる。その後、積分型Ａ・′Ｄ変換器１に対
し、ては、クロック１０２の計数を指示する制御信号１
０８をアクイブにし、積分器４とクロック１０２の入力
に対応するスイッチ８および９をそれぞれ導通状態にす
ることにより、計数器７がクロック１．０２の計数を開
始し、また積分器４においては積分が開始されて積分出
力が徐々に上昇していく。そして積分器４の出力か、端
子５１から入力されるアナログ入力１０１より大きくな
った瞬間に比較器５の出力はＬＯＷレベルとなり、ＡＮ
Ｄ回路６の出力もＬＯＷレベルになって、計数器７は、
その時点における成る計数値でカウントを停止する。こ
の場合、積分器４の積分出力の増加率は常に一定である
ため、制御信号コ０８がアクティブになってから比較器
５の出力がＬＯＷレベルになるまでの時間は、アナログ
入力１０１のレベルの大きさに比例している。従って、
この間に計数器７がクロック１０２をカウントした値が
、求めんとするデジタル変換値に対応している。さらに
比較器５の１− ＯＷ レベルの出力は、Ａ ／／Ｄ変
摸作用の完了を知らぜる終了信号１０５として制御回路
３にも入力されており、終了信号〕０５がＨＩＧＨレベ
ルからＬＯＷレベルになると、制御回路３は、論理回路
２に対してはスタンバイ信号１０６をインアクイブにし
てスタンバイ状態を解除し、論理回路２は正常動作を開
始し、積分型Ａ 、／ Ｄ変換器】よリデジタル変換値
１０４を受は取る。それと同時に、制御回路３は、積分
型Ａ／Ｄ変換器］に対しては、制御信号１０８をインア
クティブにして積分型Ａ／Ｄ変換器の動作を停止させる
。以上で１回のＡ／Ｄ変摸作用が終了する。
本実施例を用いると、積分型Ａ／Ｄ変換器を内蔵した半
導体集積回路において、積分型Ａ／Ｄ変換器の計数器が
計数を行っている期間、Ａ／Ｄ変換に最小限必要な回路
以外の論理回路を停止させることによって、半導体集積
回路の電源ラインおよびＧＮＤランイの電位の変動を抑
制し、デジタル変換値が誤差を含むことを防ぐことがで
きる。
導体集積回路において、積分型Ａ／Ｄ変換器の計数器が
計数を行っている期間、Ａ／Ｄ変換に最小限必要な回路
以外の論理回路を停止させることによって、半導体集積
回路の電源ラインおよびＧＮＤランイの電位の変動を抑
制し、デジタル変換値が誤差を含むことを防ぐことがで
きる。
第２図に本発明の第２の実施例を示す。本実施例は並列
比較型Ａ／Ｄ変換器による実施例である。第２図に示さ
れるように、本実施例は、並列比較型ＡＩＤ変換器１０
と、論理回路１１と、並列比較型Ａ 、′Ｄ変換器１０
のデコーダの出力のラッチを指示する制御信号１１３な
らびに論理回路１１をスタンバイ状態にするスタンバイ
信号１１２を制御信号として出力するｗＪ御回路１２と
、を備え°て構成されており、並列型Ａ／Ｄ変換器１０
は、アナログ人力１０９と基準レベルとの比較を行う比
較器１４−１．１４−２．１４−３、・・・、１４−（
ｎ−１）、１４−ｎと、ｍビットの分解能の並列比較型
Ａ／Ｄ変換器の場合２″″−１個の比較器が接続されて
いる。これらの比較器からの出力からデジタル変換値を
生成するデコーダ１５と、デコーダ１５のデジタル変換
値を、制御回路１２から入力される制御信号１１３によ
ってラッチするラッチ回路１６と、端子５５がら供給さ
れる基準電圧ＶＣＣを２讃等分して基準レベルを作る同
一抵抗値の抵抗１３−１．１３−２゜１３−３．・・・
、１３−（ｎ−１＞、１３−ｎと、を含んで構成されて
いる。
比較型Ａ／Ｄ変換器による実施例である。第２図に示さ
れるように、本実施例は、並列比較型ＡＩＤ変換器１０
と、論理回路１１と、並列比較型Ａ 、′Ｄ変換器１０
のデコーダの出力のラッチを指示する制御信号１１３な
らびに論理回路１１をスタンバイ状態にするスタンバイ
信号１１２を制御信号として出力するｗＪ御回路１２と
、を備え°て構成されており、並列型Ａ／Ｄ変換器１０
は、アナログ人力１０９と基準レベルとの比較を行う比
較器１４−１．１４−２．１４−３、・・・、１４−（
ｎ−１）、１４−ｎと、ｍビットの分解能の並列比較型
Ａ／Ｄ変換器の場合２″″−１個の比較器が接続されて
いる。これらの比較器からの出力からデジタル変換値を
生成するデコーダ１５と、デコーダ１５のデジタル変換
値を、制御回路１２から入力される制御信号１１３によ
ってラッチするラッチ回路１６と、端子５５がら供給さ
れる基準電圧ＶＣＣを２讃等分して基準レベルを作る同
一抵抗値の抵抗１３−１．１３−２゜１３−３．・・・
、１３−（ｎ−１＞、１３−ｎと、を含んで構成されて
いる。
なお、上記において、ｍおよびｎは正の整数値であり、
並列型Ａ／Ｄ変換器１０の分解能がｍビットである場合
、比較器としては２”−１個の比較器が設けられる。即
ち、この実施例においてはｎ＝２”−１である。
並列型Ａ／Ｄ変換器１０の分解能がｍビットである場合
、比較器としては２”−１個の比較器が設けられる。即
ち、この実施例においてはｎ＝２”−１である。
次に本実施例の動作を説明する。論理回路１１よりＡ／
Ｄ変換を要康する信号１１１がアクティブになると、制
御回路１２は、まずスタンバイ信号１１２をアクティブ
にし、論理回路１１をスタンバイ状態にして動作を停止
させる。それがら−定時間経過後に、並列型Ａ／Ｄ変換
器１ｏのデコーダ１５の出力をラッチすることを指示す
る制御信号１１３をアクティブにして、ラッチ回路１６
がデコーダ１５から出力されるデジタル変換値をラッチ
する。このデジタル変換値は、基準電圧ＶＣＣを２１等
分して作られた２”−１個の基準レベルと、アナログ入
力１０９とを入力とする２１−１個の比較器１４−１．
１４−２．１４−３、・・・、１４ （ｎ−１）、１
４−ｎのうち、アナログ入力１０９の方が大きな比較器
においてはＨＩ Ｇ Ｈレベルを出力し、アナログ入力
１０９の方が小さな比較器においてはＬＯＷレベルを出
力することから、これらの比較器の出力をデコーダ】５
においてデコードすることにより得られる。
Ｄ変換を要康する信号１１１がアクティブになると、制
御回路１２は、まずスタンバイ信号１１２をアクティブ
にし、論理回路１１をスタンバイ状態にして動作を停止
させる。それがら−定時間経過後に、並列型Ａ／Ｄ変換
器１ｏのデコーダ１５の出力をラッチすることを指示す
る制御信号１１３をアクティブにして、ラッチ回路１６
がデコーダ１５から出力されるデジタル変換値をラッチ
する。このデジタル変換値は、基準電圧ＶＣＣを２１等
分して作られた２”−１個の基準レベルと、アナログ入
力１０９とを入力とする２１−１個の比較器１４−１．
１４−２．１４−３、・・・、１４ （ｎ−１）、１
４−ｎのうち、アナログ入力１０９の方が大きな比較器
においてはＨＩ Ｇ Ｈレベルを出力し、アナログ入力
１０９の方が小さな比較器においてはＬＯＷレベルを出
力することから、これらの比較器の出力をデコーダ】５
においてデコードすることにより得られる。
その後、制御回路】２はスタンバイ信号１１２をインア
クティブにして、論理回路１１は再び動作を開始し、並
列型Ａ 、−’ Ｄ変換器１０よりデジタル変換値１１
０を受は取る。以上で１回のＡ／Ｄ変換が終了する。
クティブにして、論理回路１１は再び動作を開始し、並
列型Ａ 、−’ Ｄ変換器１０よりデジタル変換値１１
０を受は取る。以上で１回のＡ／Ｄ変換が終了する。
本実施例の並列比較型Ａ／Ｄ変換器は変換に要する時間
が非常に短いので、論理回路の動作を停止する時間を短
くすることができ、論理回路を効率的に動作させること
ができる。
が非常に短いので、論理回路の動作を停止する時間を短
くすることができ、論理回路を効率的に動作させること
ができる。
以上説明したように発明は、Ａ／Ｄ変換器を内蔵する半
導体集積回路において、Ａ／Ｄ変換器がＡ／Ｄ変換を行
っている間、Ａ／Ｄ変換に最小限必要な回路以外の論理
回路をスタンバイ状態にして動作を停止させることによ
り、電源ラインおよびＧＮＤラインの電位の変動を抑制
して、Ａ／Ｄ変換器のデジタル変換値に誤差が含むこと
を防ぐことができるという効果がある。
導体集積回路において、Ａ／Ｄ変換器がＡ／Ｄ変換を行
っている間、Ａ／Ｄ変換に最小限必要な回路以外の論理
回路をスタンバイ状態にして動作を停止させることによ
り、電源ラインおよびＧＮＤラインの電位の変動を抑制
して、Ａ／Ｄ変換器のデジタル変換値に誤差が含むこと
を防ぐことができるという効果がある。
発明の詳細な説明
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図、第３図は従来のＡ
／Ｄ変換器内蔵半導体集積回路のブロック図である。
本発明の第２の実施例のブロック図、第３図は従来のＡ
／Ｄ変換器内蔵半導体集積回路のブロック図である。
図において、１・・・積分型Ａ／Ｄ変換器、２゜１１．
１７・・・論理回路、３，１２・・・制御回路、４・・
・積分器、５．１−ｋｌ〜１４−ｎ・・・比較器、６、
・・ＡＮＤ回路、７・・・計数器、８，９・・・スイッ
チ、１０・・・並列型Ａ／Ｄ変換器、１３−１〜１３−
ｎ・・・抵抗、１５・・・デコーダ、１６・・・ラッチ
回路、１８・・・Ａ、 ／ Ｄ変換器。
１７・・・論理回路、３，１２・・・制御回路、４・・
・積分器、５．１−ｋｌ〜１４−ｎ・・・比較器、６、
・・ＡＮＤ回路、７・・・計数器、８，９・・・スイッ
チ、１０・・・並列型Ａ／Ｄ変換器、１３−１〜１３−
ｎ・・・抵抗、１５・・・デコーダ、１６・・・ラッチ
回路、１８・・・Ａ、 ／ Ｄ変換器。
Claims (1)
- 【特許請求の範囲】 Ａ／Ｄ変換器を内蔵する半導体集積回路において、 Ａ／Ｄ変換の動作を制御する第１の制御信号に従って、
アナログ入力信号をデジタル信号に変換するＡ／Ｄ変換
器と、 前記Ａ／Ｄ変換器のデジタル変換値を用いて論理動作を
行い、かつその論理動作を一時停止させるための第２の
制御信号によってスタンバイ状態になる論理回路と、 前記論理回路から出力されるＡ／Ｄ変換を要求する第３
の制御信号にもとづいて、前記Ａ／Ｄ変換器に対しては
、Ａ／Ｄ変換の動作を制御する前記第１の制御信号を出
力し、前記論理回路に対しては、論理演算を一時停止さ
せる前記第２の制御信号を出力する制御回路と、 を備え、前記Ａ／Ｄ変換器がアナログ入力信号をデジタ
ル信号に変換する時間を含むある一定時間、前記論理回
路の動作を一時停止させ、Ａ／Ｄ変換動作の終了後に再
び当該論理回路を動作させることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28485790A JPH04158632A (ja) | 1990-10-23 | 1990-10-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28485790A JPH04158632A (ja) | 1990-10-23 | 1990-10-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04158632A true JPH04158632A (ja) | 1992-06-01 |
Family
ID=17683929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28485790A Pending JPH04158632A (ja) | 1990-10-23 | 1990-10-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04158632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09266445A (ja) * | 1996-03-28 | 1997-10-07 | Nec Yamagata Ltd | Ａ／ｄ変換器 |
-
1990
- 1990-10-23 JP JP28485790A patent/JPH04158632A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09266445A (ja) * | 1996-03-28 | 1997-10-07 | Nec Yamagata Ltd | Ａ／ｄ変換器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0219015A (ja) | 多機能フリップフロップ型回路 | |
| US5184129A (en) | Switchable DAC with current surge protection | |
| US5262705A (en) | IC device for drive control of small hard disk drive unit | |
| US5023614A (en) | Switchable DAC with current surge protection | |
| JPS6255734B2 (ja) | ||
| JPH04158632A (ja) | 半導体集積回路 | |
| US20080119151A1 (en) | Configuration setting device of integrated circuit and the configuration setting method thereof | |
| TWI428609B (zh) | 電流感測電路 | |
| JPH0583007B2 (ja) | ||
| JPH05291957A (ja) | 比較基準切換スイッチ付ワンチップ・コンパレータ | |
| JP3092551B2 (ja) | Ｄ／ａコンバータ | |
| JP2874453B2 (ja) | ワンショットマルチバイブレータ | |
| US20070146006A1 (en) | Circuit for generating precision soft-start frequency for either value of address bit applied to external reset pin | |
| JPH04185115A (ja) | Ａ／ｄ変換器内蔵半導体集積回路 | |
| JPS5977716A (ja) | デイジタルフイルタ | |
| JPH0614586A (ja) | 小型ハードディスクドライブ装置駆動制御ｉｃデバイス | |
| JP2541444Y2 (ja) | Ａ／ｄコンバータ | |
| JPH0753313Y2 (ja) | Ａ／ｄ変換回路 | |
| JPS5813019A (ja) | デジタル・アナログ変換装置 | |
| JPS6314497Y2 (ja) | ||
| JPS5919647B2 (ja) | アナログ・デジタル変換器 | |
| JPH0216473A (ja) | モード設定回路 | |
| JP2613903B2 (ja) | 積分型アナログ−デジタル変換器 | |
| JPH03248623A (ja) | 逐次比較型ａ／ｄ変換器 | |
| JPH07115365A (ja) | 半導体回路装置 |