JPH04186431A - データプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明はマイクロコンピュータ、信号処理プロセッサ等
のデータプロセッサに関り、特に、分岐命令の条件とし
て、外部から入力されるコード情報に対し、任意の論理
関数を設定し、その関数値を生成するデータプロセッサ
に関する。

［従来の技術］ 従来のマイクロプロセッサで、外部から入力された情報
をもとに、処理シーケンスを変化させる方法としては次
の２通りがある。

最初の方法は、入力された情報をデータプロセッサ内に
読込み、演算を行なってその結果をコンデイションレジ
スタに反映させる。さらに、そのコンデイションレジス
タ内に格納された値□に対して分岐条件を設定する条件
付分岐命令を実行して処理シーケンスを変化させる方法
である。条件付分岐命令で設定可能な条件は、コンデイ
ションレジスタの各ビット情報（フラグ）に対してあら
かじめ設定された論理関数で表わされ、例えばＩｎｔｅ
１社のマイクロコンピュータ８０８６の分岐条件ｒＡＢ
○ＶＥＪはコンデイションコードレジスタ内のビット情
報であるＣフラグとＺフラグの負の論理和Ｃ＋Ｚとなっ
ている。この論理関数が１の時条件は成立し、Ｏの時非
成立となる。分岐命令の条件に関しては、米国ＭｃＧＲ
ＡＷ−ＨＩ　ＬＬＩＮＴＥＲＮＡＴＩＯＮＡＬ　ＢＯＯ
Ｋ社のｒｃｏｍｐｕｔｅｒ　５ｔｒｕｃｔｕｒｅｓ　：
Ｐｒ１ｎｃｉｐｌｅｓ　ａｎｄ　Ｅｘａｍｐｌｅｓ（Ｄ
、Ｐ、Ｓｉｅｗｉｏｒｅｋ他著）」（１９８２）などに
詳細な記載がある。

もう１つの方法は、入力された情報で直接ハードウェア
を制御し、その処理シーケンスを変える方法である。例
えば日立のシングルチップマイクロコンピュータ）ｌＤ
６３０１Ｙに内蔵されたプログラマブルタイマは、内部
のステータスレジスタにデータを書込むことでタイマの
動作機能を指定し、ポートを通して外部入力されるビッ
ト情報に従って、タイマ内カウンタ値のセット等を行な
っている。

詳細は「日立マイクロコンピュータデータブック／８ビ
ツトシングルチツプ」に記載されている。

〔発明が解決しようとする課題〕

上記従来技術のうち、前者の方法で外部から入力された
コード情報（複数のビット情報の組合せ）により処理シ
ーケンスを変えようとした場合には、コンデイションレ
ジスタ内に格納された値に対して条件付分岐命令を実行
するため、応答速度の高速化について配慮がされていな
かった。

一方、後者の方法では応答速度は高速であるが、入力情
報の検出手段を完全にハードウェアで実現しているため
、入力コード情報に対して任意の論理関数の条件を設定
し、それによって処理シーケンスを変えるという機能に
ついては配慮されていなかった。

本発明の目的は、外部から入力されたコード情報をもと
に処理シーケンスを変化させる場合の応答速度を高速化
し、かつシーケンスを変化させるための条件である入力
コード情報に対する論理関数を任意設定でき、かつその
関数値を生成するデータプロセッサを提供することであ
る。

〔課題を解決するための手段〕

外部から入力されるコード情報を格納する記憶手段（１
）、この記憶手段に格納されたデータのうちの所定ビッ
ト長分のデータと、このデータに対する論理関数を指定
するための別の所定ビット長分のデータとを入力とし、
その指定された論理関数の演算結果を出力する手段（２
）’（３）、その出力データに対し、論理積、論理和な
どの論理演算を行なう手段（４）、その論理演算結果を
分岐命令の分岐条件として使用する手段（６）を備えた
ものである。

〔作用〕

外部から入力されるコード情報は、一定期間毎にサンプ
リングされ、記憶手段（１）に格納される。格納された
コード情報は、所定ビット長のデータに分割され、指定
の論理関数演算を行なう手段（２）、（３）にそれぞれ
入力される。所定ビット長のデータに関して全ての論理
関数を指定することは、別の所定ビット長のコード情報
を用いて行なうことができる。そのため、入力コード情
報に対して任意の論理関数を設定することができる。分
割されたデータそれぞれに対して、任意の論理関数で演
算した結果は、さらに論理演算を行なう手段（４）によ
って、１つの信号出力になる。

この信号出力が手段（６）によって、直接、分岐命令の
分岐条件として使用されるため、コンデイションコード
レジスタ（７）内に格納された情報をもとに条件付分岐
命令を実現するよりも応答速度は高速化される。

〔実施例〕

以下に本発明の実施例を図面に基づいて説明する。

第１図は、マイクロプログラム制御方式のデータプロセ
ッサに、本発明の外部入力されるコード情報に対して論
理条件を設定する装置５を組込んだ例を示している。プ
ロセッサ内の命令レジスタ８には、データバス９を通し
て、あるいは第１図には図示されていないメモリキャッ
シュから取込んだ命令がセットされる。この命令はμＲ
ＯＭアドレス生成回路１］でデコードされ、その命令を
実行するためのマイクロプログラムの先頭アドレスに変
換される。そのアドレスでμＲＯＭ１２をアクセスし、
マイクロプログラムを読出す。マイクロプログラムレベ
ルでの条件分岐を高速化するため、同時に複数のマイク
ロプログラム１３゜１４を読出し、それをセレクタ１５
で選択するような構成となっている。分岐先のマイクロ
プログラムを同時に読出すためには、マイクロプログラ
ムのアドレスの割付は方を工夫すれば良い。

読出したマイクロプログラムには、演算回路１９等を制
御するための情報１６と、次のサイクルで実行するマイ
クロプログラムのアドレスを決めるための情報１７があ
る。情報１６は制御信号生成回路１８でデコードされ、
演算回路１９等を制御するための制御信号に変換される
。演算回路１９は、算術論理演算を実行するＡＬＵ２０
、プロセッサのプログラミングモデルでも示されるレジ
スタ２１などと、それらを接続させるための演算回路内
バス２２，２３，２４、およびプロセラサルメモリ間な
どでデータ転送を行なうためのデータバス９．アドレス
バス１０との間でバッファとなるアドレスバッファ２５
．データバッファ２６等より構成される。これらの回路
は、マイグロブログラムの指示に従って動作することに
なる。

演算回路１９内のＡＬＵ２０で演算を行なうと、コンデ
イションコードを生成するための情報２７が出力される
。この情報２７は、制御信号生成回路１８から与えられ
る演算データ長の指定情報などを用い、コンデイション
コード生成回路２８でコンデイションコード情報に変換
される。このコンデイションコード情報は、制御信号生
成回路１８の制御信号によって、コンデイションコード
レジスタ７にセットされる。

ここで通常の条件付分岐命令の実行シーケンスを説明す
る。命令レジスタ８に条件付分岐命令がセットされると
、その命令コードのうちの分岐条件を指定する情報が、
分岐命令条件チエツク回路２９に送られる。分岐命令条
件チエツク回路２９では、その指定情報に従った論理演
算を、コンデイションコードレジスタ７に格納されたデ
ータに対して行ない、その結果、分岐条件が成立する場
合は′１′、非成立の場合はＩ　Ｏ＋　　となる出力信
号３０を生成する。

上記動作と並行して、前述した動作によりマイクロプロ
グラムの１ステツプ目が実行される。この１ステツプ目
では、あらかじめ分岐先のアドレスを生成する処理等が
、演算回路１９で行なわれる。このｌステップ目のマイ
クロプログラムのうち、次のサイクルで実行するマイク
ロプログラムのアドレスを決めるための情報１７で、マ
イクロプログラムレベルでの条件分岐を指定する。この
指令により、μＲＯＭ１２からは、分岐先となる複数の
マイクロプログラムが同時に読出される。

一方、μプログラム分岐制御回路６では、分岐命令条件
チエツク回路２９からの出力３０の値によって、同時に
読出したマイクロプログラム１３゜１４のどれをセレク
タ１５で選択するかを決める。

出力３０の値が′１′の場合には分岐条件が成立してい
るので、１ステツプ目に演算回路で生成した分岐先のア
ドレスで命令フェッチを行ない、命令ジャンプを行なう
マイクロプログラムを選択する。一方、出力３ｏの値が
“○′の場合には分岐条件非成立なので、次命令をフェ
ッチするマイクロプログラムを選択する。これらのマイ
クロプログラムを実行することで、条件付分岐命令は行
なわれることになる。

外部入力されるコード情報は、一定期間毎にサンプリン
グされ、外部条件レジスタ１に格納される。本実施例で
は、外部条件レジスタ１のビット長が４ビツトの場合を
説明する。４ビツトのコード情報は外部条件チエツク回
路５に入力され、命令レジスタ８に格納された命令コー
ドで示される分岐条件を満たしている場合は、出力信号
３１の値として′１”が、条件を満たしていない場合は
Ｏ１′　が出力される。出力信号３１は、条件付分岐命
令の実行シーケンスの説明内で述べた出力信号３０と同
様にμプログラム分岐制御回路６の入力信号となってい
る。そのため、出力信号３１の信号値をもとにした条件
付分岐命令のシーケンスを実現することができる。外部
条件チエツク回路は、固定長データチエツク回路２，３
、およびその出力信号の論理演算を行ない、出力信号３
１を生成する条件論理演算回路４から構成される。これ
らの詳細に関しては後述する。

第２図に、命令レジスタ８にセットされる。外部入力コ
ード情報による条件分岐命令のフオマット例を示す。４
ビツト長の外部条件レジスタ１にセットされる外部入力
のコード情報のうちの上位２ビツトに対する論理関数を
Ｉ　％〜■。′のビット情報で、下位２ビツトに対する
論理関数を１゜〜工。のビット情報で指定する。さらに
、命令コードのオペレーション部分には、この条件分岐
命令を実行するマイクロプログラムの先頭アドレスを作
るための情報、および、外部条件チエツク回路５内の固
定長データチエツク回路２，３の出力信号３２．３３に
対する論理演算を指定する情報が含まれている。

外部条件チエツク回路５では、第３図に示すように、外
部入力されたコード情報をラッチした外部条件レジスタ
１からの出力と、命令レジスタ８にセットされた命令コ
ードとが入力され、μプログラム分岐制御回路６に入力
する信号３１が生成される。４ビツトの外部条件レジス
タ１の下位２ビツトであるビットＸ、ビットｙに対して
実行する論理関数を、命令レジスタ８にセットされた命
令コードのビット１３〜■。で指定する場合を考える。

２ビツト情報ｘｔ　ｙに対して行なえる全ての論理関数
は１６種類である（尚、その件に関しては、「入力デコ
ーダ付ＡＮＤ−ＥＸＯＲ型ＰＬＡの設計アルゴリズム」
電子通信情報学会研究会１９８９年１２月１５日ＶＬＤ
８９−８４．他参照）。そのそれぞれを命令コードのビ
ットエ、〜１゜で第４図のように指定する。この４ビツ
トの命令コードエ、〜Ｉ０およびビット情報ｘ、ｙを入
力とし、設定された論理関数の関数値を出力とする。６
人力１出力の組合せ回路は、第５図のカルノーマツプで
表現することができる。これを論理合成したものが、第
６図に示す組合せ回路である。この回路が、第１図の固
定長データチエツク回路２，３の１つに相当する。

固定長データチエツク回路２，３の出力信号３２．３３
を入力にし、条件論理演算回路４では、それらの論理積
、論理和をとって出力信号３１の出力値とする。論理積
、論理和のどちらを実行するかは、命令レジスタ８にセ
ットされた命令コードのオペレーション部で指定する。

条件論理演算回路４の詳細を、第７図に示す。命令コー
ドのオペレーション部分をデコード回路３４でデコード
し、論理和をとる場合には出力３５がＩｌｌ　に、論理
積をとる場合には“Ｏ′になるようにする。

この信号３５が′１′の場合には、固定長データチエツ
ク回路２，３、の出力信号３２．３３は論理和がとられ
、またＩ　Ｏ＋の場合には論理積がとられて、信号３１
に出力される。

このような構成で４ビツトの外部条件レジスタ１にセッ
トされた外部入力されたコード情報を条件テストすると
、ビットｘ、ｙの間、およびＸｌ。

ｙ′の間では全ての論理関数でのチエツクが可能であり
、さらに同者の間でもＡＮＤおよびＯＲ条件が設定可能
となる。そのため関連の深いビット同志で全論理関数の
チエツクが行なえるようにすれば、実用上は、はとんど
任意に条件テストができると考えてよい。

第８図は、別の実施例を示したものである。第１図の実
施例では、命令レジスタ８内にセットされた命令コード
で、固定長データチエツク回路２゜３に入力する論理関
数の指定情報を与えていた。

これに対し、第８図の実施例では、演算回路１９に接続
され、プログラミングモデルとして命令実行の対象とな
る条件設定し・ジスタ３６に、この論理関数の指定情報
をセットするように構成している。この構成により、こ
の処理を実行する命令のコード長を短くすることができ
る。

第９図は、また別の実施例を示したものである。

第８図の実施例では、条件論理演算回路４で実行する論
理演算は、命令レジスタ８にセットされた命令コードの
オペレーション指定部で指示していた。これに対し、第
９図の実施例では、この論理演算の指定までを、条件設
定レジスタ３７で行なう。命令レジスタ８にセットされ
る命令コードでは、この命令を実行するマイクロプログ
ラムの先頭アドレスを生成する。固定長データチエツク
回路２，３および条件論理演算回路４に対する論理関数
、すなわち分岐条件の指示は、全て条件設定レジスタ３
７で行なう。条件設定レジスタ３７は、第８図の実施例
で示した条件設定レジスタ３６と同様に、プログラミン
グモデルとして命令実行の対象となるレジスタである。

そのため、この外部入力コード情報に基づく分岐命令を
実行する前に、データ転送命令等で、分岐条件をこの条
件設定レジスタ３７にセットしておく。

第１０図に、本発明にががるコード情報に対する論理条
件チエツク装置を組込んだＣＰＵ３８をコアプロセッサ
とするシングルチップマイクロコンピュータの構成例を
示す。ＣＰＵ３８は内蔵メモリ４３から命令およびデー
タを読出し、順次処理していく。乗算モジュール３９は
ＣＰＯ３８からの指令で、乗算、積和演算等を実行する
。演算データを乗算モジュール３９に取込む方法は２通
りが考えられる。１つは、ＣＰＵ３８が演算指令と同様
にデータまでも与える方法である。乗算モジュールのデ
ータをセットする記憶手段が、ＣＰＵ３８がデータバス
９．アドレスバス１０を通してデータ転送可能なアドレ
ス空間上にマツピングされていれば、ＣＰＵ３８はデー
タ転送命令で任意のデータをセットし、かつ演算結果を
読出すことができる。もう１つの方法は、乗算モジュー
ル自体がデータバス９．アドレスバス１０を使って内蔵
メモリ４３等からデータを読出す方法である。

この場合には、データバス９．アドレスバス１０の使用
権をＣＰＵ３８からもらう必要があるので、データ転送
の前に、パスアービトレーション処理を行なう。乗算モ
ジュール３９で行なわれた演算に伴なって生成されるコ
ンデイションコードは、乗算モジュール３９内のコンデ
イションコードレジスタ４０にセットされる。このコン
デイションコードレジスタ４０の情報を、ＣＰＵ３８の
外部条件レジスタ１に入力すれば、ＣＰＵ３８は乗算モ
ジュール内の各種データをデータ転送命令で全て読出さ
なくても、乗算モジュール３９の演算結果を反映させた
条件付分岐命令を実行することができる。

タイマ、シリアルビットデータの通信装置などから構成
される周辺回路４１も、ＣＰＵ３８が実行しているプロ
グラムと連動し、高速応答が必要な割込み応答は、割込
み要求レジスタ４２の内容を直接、外部条件レジスタｌ
に入力している。

ＣＰＵ３８が実行しているプログラムと連動していない
場合は、外部条件レジスタ１の内容を命令で頻繁にチエ
ツクできないため、従来の割込み処理の系を利用する。

プログラムで頻繁に外部条件レジスタ１の内容をチエツ
クすれば、通常の割込み処理も高速な応答を行なうこと
ができる。

また、以上述べた本発明の実施例はＲＩＳＣ系のプロセ
ッサにも適用できるものである。

〔発明の効果１ 本発明によれば、外部入力されるコード情報に対し、任
意の論理関数を設定でき、かつその関数値を直接分岐命
令の条件として使用できるので、外部入力されたコード
情報に基づく処理シーケンスの変更（応答時間）を高速
に行なうことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の全体ブロック図、第２図は
本発明の機能を実行する命令の命令コードフォマット、
第３図は本発明のコード情報に対する論理条件チエツク
装置のブロック図、第４図は、外部入力されたコード情
報を分割した２ピツト情報に対して行なわれる全ての論
理関数とそれを指定する命令コードを示した機能表を示
す図、第５図は第４図の機能表を実現する組合せ回路の
カルノーマツプ図、第６図は第５図のカルノーマツプ図
をもとに作成した論理回路、第７図は外部入力コード情
報を分割したデータに対して行なった論理演算結果に対
し、さらに論理和、論理積をとる回路を示す図、第８図
、第９図は本発明の別の実施例の全体ブロック図、第１
０図は本発明を組込んだデータプロセッサをコアＣＰｔ
、’としたシングルチップマイコンのブロック図である
。 １・・・外部条件レジスタ、２，３・・・固定長データ
チエツク回路、４・・・条件論理演算回路、５・・・外
部条件チエツク回路、６・・・μプログラム分岐制御回
路、７・・・コンデイションコード・レジスタ、８・・
・命令レジスタ、９・・・データバス、１ｏ・・・アド
レスバス、１２・・・マイクロＲＯＭ、１８・・・制御
信号生成回路、１９・・・演算回路、２０・・・ＡＬＵ
、２１・・・レジスタ、３６．３７・・・条件設定レジ
スタ、３８・・・ＣＰＵ。 ３９・・・乗算モジュール、４１・・・周辺回路、４３
・・・第　ｉ　図 第２目 第　３　区 築４図 ￥Ｊ５０ （Ｉ３　、　Ｉ２　）・（θ、θ）　　　　　　　（Ｉ
Ｊ’、　Ｉ２）・（θ、１）（Ｉｉ　、　Ｉｔ）・（１
，ρ）　　　　　　　（Ｉ３．Ｉ２）　−（＋、　Ｉ）
ｆＪ　６図 ￥　７　口 χ２　図 第　９　図 ′ｆＩ／θ回

Claims (1)

1. 【特許請求の範囲】 １、プロセッサ外部から入力されるコード情報を格納す
   る記憶手段、この記憶手段に格納されたデータのうちの
   所定ビット長分のデータと、このデータに対する論理関
   数を指定するための別の所定ビット長分のデータとを入
   力とし、その指定された論理関数の演算結果を出力する
   手段、その出力データに対しさらに論理演算を行ない出
   力する手段、その出力を分岐命令の分岐条件として使用
   する手段を備えたことを特徴とするデータプロセッサ。 ２、請求項１記載のデータプロセッサにおいて、プロセ
   ッサ外部から入力されるコード情報に対し、２ビット単
   位で論理関数を指定することを特徴とするデータプロセ
   ッサ。 ３、請求項１記載のデータプロセッサにおいて、論理関
   数の指定を命令コードで行なうことを特徴とするデータ
   プロセッサ。 ４、請求項１記載のデータプロセッサにおいて、論理関
   数の指定を内部レジスタ内に格納された情報で行なうこ
   とを特徴とするデータプロセッサ。 ５、請求項１記載のデータプロセッサを内蔵したことを
   特徴とするシングルチップマイクロコンピュータ。