JPH04186667A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04186667A JPH04186667A JP2312540A JP31254090A JPH04186667A JP H04186667 A JPH04186667 A JP H04186667A JP 2312540 A JP2312540 A JP 2312540A JP 31254090 A JP31254090 A JP 31254090A JP H04186667 A JPH04186667 A JP H04186667A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- semiconductor chip
- coil
- semiconductor
- present
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Coils Or Transformers For Communication (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、平面形コイルを内蔵した半導体装置に関する
。
。
〈従来技術〉
現在の半導体集積技術では、半導体基板に、抵抗やコン
デンサなどの受動素子、ダイオードやトランジスタなど
の能動素子などを形成することはできるけれども、コイ
ルについては形成すること１ができない。
デンサなどの受動素子、ダイオードやトランジスタなど
の能動素子などを形成することはできるけれども、コイ
ルについては形成すること１ができない。
ところで、コイルを用いる電気回路として、例えば帯域
除去フィルタ（ＢＥＦ）やコルピイソツ発振回路などが
あるが、これらは、いずれも、能動素子や受動素子から
なる所定の電気回路が形成された半導体チップをパッケ
ージ化してなる半導体装置と、外付はコイルとを用い、
これらをそれぞれプリント基板上に実装するとともに、
プリント基板上のプリント配線を介して接続することに
より、製作されるのが一般的である。
除去フィルタ（ＢＥＦ）やコルピイソツ発振回路などが
あるが、これらは、いずれも、能動素子や受動素子から
なる所定の電気回路が形成された半導体チップをパッケ
ージ化してなる半導体装置と、外付はコイルとを用い、
これらをそれぞれプリント基板上に実装するとともに、
プリント基板上のプリント配線を介して接続することに
より、製作されるのが一般的である。
〈発明が解決しようとする課題〉
このように、従来では、コイルを必要とする電気回路の
場合、半導体チップ内部にコイルを除く回路要素しか形
成できないので、それとは別に外付はコイルが必要にな
っている。そのため、部品点数や組付工数が多くなって
、プリント基板上の占有面積が大きくなるといった問題
があり、近年益々要求される小型化、低コスト化に対応
できなくなってきている。
場合、半導体チップ内部にコイルを除く回路要素しか形
成できないので、それとは別に外付はコイルが必要にな
っている。そのため、部品点数や組付工数が多くなって
、プリント基板上の占有面積が大きくなるといった問題
があり、近年益々要求される小型化、低コスト化に対応
できなくなってきている。
本発明は、このような事情に鑑みて創案されたもので、
コイルを必要とする電気回路の構成を簡酪化することを
目的としている。
コイルを必要とする電気回路の構成を簡酪化することを
目的としている。
く課題を解決するための手段〉
本発明は、このような目的を達成するために、次のよう
な構成をとる。
な構成をとる。
本発明の半導体装置は、半導体チップと、この半導体装
ノブ上に形成された絶縁膜と、この絶縁膜を介して該半
導体チップ上に積層され該半導体チップの内部素子に電
気的に接続された平面形コイルと、これらをパンケージ
化する外装部材とを具備していることに特徴を有する。
ノブ上に形成された絶縁膜と、この絶縁膜を介して該半
導体チップ上に積層され該半導体チップの内部素子に電
気的に接続された平面形コイルと、これらをパンケージ
化する外装部材とを具備していることに特徴を有する。
〈作用〉
本発明では、コイルを必要とする電気回路を、−個の部
品としてパッケージ化しているから、その取り扱いが簡
単になるばかりか、実装部位の占有面積が小さくなる。
品としてパッケージ化しているから、その取り扱いが簡
単になるばかりか、実装部位の占有面積が小さくなる。
〈実施例〉
以下、本発明の実施例を図面に基づいて詳細に説明する
。第１図ないし第５図に本発明の一実施例を示している
。
。第１図ないし第５図に本発明の一実施例を示している
。
第１図は半導体装置の縦断側面図、第２図は半導体装置
の要部の平面図である。図中、１は半導体基板に能動素
子や受動素子がプレーナ技術にて形成されてなる半導体
チップ、２は透明フィルムの一面に渦巻きパターンの導
電体が印刷形成されてなる平面形コイル、３は半導体チ
ップ１と平面形コイル２とをパッケージする外装部材と
してのモールド樹脂である。
の要部の平面図である。図中、１は半導体基板に能動素
子や受動素子がプレーナ技術にて形成されてなる半導体
チップ、２は透明フィルムの一面に渦巻きパターンの導
電体が印刷形成されてなる平面形コイル、３は半導体チ
ップ１と平面形コイル２とをパッケージする外装部材と
してのモールド樹脂である。
４はリードフレーム４であり、このリードフレーム４の
アイランド部４Ａに半導体装ノブｌの裏面電極（図示省
略）が接合され、リードフレーム４の端子部４Ｂ・・に
半導体チップ１の表面の適当な電極バッドＩＣがボンデ
ィングワイヤ６を介して接続される。
アイランド部４Ａに半導体装ノブｌの裏面電極（図示省
略）が接合され、リードフレーム４の端子部４Ｂ・・に
半導体チップ１の表面の適当な電極バッドＩＣがボンデ
ィングワイヤ６を介して接続される。
平面形コイル２は、半導体チ・ノブ１の表面上に絶縁膜
５を介して積層され、この平面形コイル２の両端部２Ａ
、２Ｂが半導体チップ１の適当な電極パッドＩＡ、ＩＢ
に電気的に接続されている。
５を介して積層され、この平面形コイル２の両端部２Ａ
、２Ｂが半導体チップ１の適当な電極パッドＩＡ、ＩＢ
に電気的に接続されている。
このように、本実施例の半導体装置では、半導体装ツブ
１に平面形コイル２を一体化したものをモールド樹脂３
でモールドすることによって、コイルを用いる必要のあ
る電気回路を一個の部品としてパッケージ化している。
１に平面形コイル２を一体化したものをモールド樹脂３
でモールドすることによって、コイルを用いる必要のあ
る電気回路を一個の部品としてパッケージ化している。
ところで、本実施例の半導体装置は、第３図に示す帯域
除去フィルタや、第４図に示すコルビイノツ発振回路や
、また、第５図に示す微分回路を含む装置として実現で
きる。これらの図に示す電気回路におけるコイルとして
平面形コイル２が利用されるようになっており、他の回
路要素は半導体チップ１に形成される。第３図や第５図
に示すように二つのコイルを用いる場合には、半導体チ
ップ１上に二枚の平面形コイル２を積層することで構成
できる。
除去フィルタや、第４図に示すコルビイノツ発振回路や
、また、第５図に示す微分回路を含む装置として実現で
きる。これらの図に示す電気回路におけるコイルとして
平面形コイル２が利用されるようになっており、他の回
路要素は半導体チップ１に形成される。第３図や第５図
に示すように二つのコイルを用いる場合には、半導体チ
ップ１上に二枚の平面形コイル２を積層することで構成
できる。
なお、本発明は上述した実施例のみに限定されない。例
えば、平面形コイル２は、半導体チップ１を覆う絶縁膜
５上にフォトリソグラフィ技術により形成される渦巻き
パターンのアルミニウム膜とすることができる。また、
半導体チップ１には表面保護用の絶縁膜（図示省略）が
形成されているから、この表面保護用の絶縁膜を上述の
絶縁膜５として利用することもできる。
えば、平面形コイル２は、半導体チップ１を覆う絶縁膜
５上にフォトリソグラフィ技術により形成される渦巻き
パターンのアルミニウム膜とすることができる。また、
半導体チップ１には表面保護用の絶縁膜（図示省略）が
形成されているから、この表面保護用の絶縁膜を上述の
絶縁膜５として利用することもできる。
〈発明の効果〉
以上のことから、本発明では、コイルを用いる必要のあ
る電気回路を、外付はコイルを用いない一個のパッケー
ジされた部品とすることができるから、従来に比べて部
品点数及び組付工数を削減できるとともに実装基板にお
ける占有面積も小さくできるなど、小型化と低コスト化
に大きく貢献できる。
る電気回路を、外付はコイルを用いない一個のパッケー
ジされた部品とすることができるから、従来に比べて部
品点数及び組付工数を削減できるとともに実装基板にお
ける占有面積も小さくできるなど、小型化と低コスト化
に大きく貢献できる。
第１図ないし第５図は本発明の一実施例に係り、第１図
は半導体装置の縦断側面図、第２図は半導体装置の要部
の平面図、第３図ないし第５図は具体的な回路例を示す
回路図である。
は半導体装置の縦断側面図、第２図は半導体装置の要部
の平面図、第３図ないし第５図は具体的な回路例を示す
回路図である。
Claims (1)
- （１）半導体チップ１と、この半導体チップ１上に形成
された絶縁膜５と、この絶縁膜５を介して該半導体チッ
プ１上に積層され該半導体チップ１の内部素子に電気的
に接続された平面形コイル２と、これらをパッケージ化
する外装部材３とを具備していることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312540A JPH04186667A (ja) | 1990-11-16 | 1990-11-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312540A JPH04186667A (ja) | 1990-11-16 | 1990-11-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04186667A true JPH04186667A (ja) | 1992-07-03 |
Family
ID=18030457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2312540A Pending JPH04186667A (ja) | 1990-11-16 | 1990-11-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04186667A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633785A (en) * | 1994-12-30 | 1997-05-27 | University Of Southern California | Integrated circuit component package with integral passive component |
| US5914525A (en) * | 1997-06-26 | 1999-06-22 | Innotech Corporation | Semiconductor device |
| JP2008251901A (ja) * | 2007-03-30 | 2008-10-16 | Fuji Electric Device Technology Co Ltd | 複合半導体装置 |
| JP2011060303A (ja) * | 1998-02-04 | 2011-03-24 | Gemalto Sa | 電子シグニチャーの減衰により安全保護された集積回路デバイス |
-
1990
- 1990-11-16 JP JP2312540A patent/JPH04186667A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633785A (en) * | 1994-12-30 | 1997-05-27 | University Of Southern California | Integrated circuit component package with integral passive component |
| US5914525A (en) * | 1997-06-26 | 1999-06-22 | Innotech Corporation | Semiconductor device |
| JP2011060303A (ja) * | 1998-02-04 | 2011-03-24 | Gemalto Sa | 電子シグニチャーの減衰により安全保護された集積回路デバイス |
| JP2008251901A (ja) * | 2007-03-30 | 2008-10-16 | Fuji Electric Device Technology Co Ltd | 複合半導体装置 |
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