JPH04186880A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、薄膜トランジスタに係り、特に、高電圧を必
要とする液晶をアクティブマトリクス駆動するために用
いて好適な薄膜トランジスタ及びその製造方法に関する
。

［従来の技術〕 近年、偏光板を用いない液晶か普及し始めている。この
液晶は、６０Ｖ〜８０Ｖ程度の高電圧で駆動する必要が
あるために、前記液晶をアクティブマトリクス駆動する
場合には、高耐圧の薄膜トランジスタ（ＴＰＴ）が必要
となる。

このような液晶をアクティブマトリクス駆動するために
使用可能な、高耐圧Ｔ　Ｐ　Ｔ　（Ｔｈｉｎ　Ｆ　ｉｌ
ｍＴ　ｒａｎｓｉｓｔｏｒ）に関する従来技術として、
例えば、［インターナショナル・エレクトロン・デバイ
ス・ミーティング・ダイジェスト８７、第４４０頁〜第
４４３頁（ＩＥＤ：ｖ１８７　　ＤＩＧＥＳＴ　　ｐｐ
。

４４０−４４３）Ｊ等に記載された技術か知られている
。

第２図は従来技術による高耐圧ＴＰＴのデバイス構造を
示す断面図である。第２図において、１はゲート電極、
２．３はソース及びドレイン電極、４はオーミック層、
５は活性層（チャネル層）、６はゲート絶縁膜である。

図示従来技術によるＴＦＴは、ａ−５ｉ（真性非晶質）
膜により形成される活性層５の一方の面に５ｉＮ（窒化
シリコン）膜によるゲート絶縁膜６を介して、Ｃｒ等に
よるゲート電極］を設け、活性層５の他面にｎ＋ａ−Ｓ
ｉ膜によるオーミック層４を介して、Ａｆｆによるソー
ス電極２及びドレイン電極３を設けて構成されている。

このように構成されるＴＰＴにおいて、図中に示したＬ
ｌ　　は、ＴＰＴがオン状態時に、ゲート絶縁膜６と活
性層５との界面（ＳｉＮ／ｉ層界面）にキャリアか誘起
されるチャネル長であり、Ｌ２は、ＴＰＴがいかなる状
態の場合にも、ＳｉＮ／１層界面にキャリアが誘起され
ない領域、すなわち、高抵抗部である。

そして、このＴＰＴは、オン状態のとき、ドレイン・ソ
ース間電流ＩＤＳがＬ２領域の活性層５の横方向の抵抗
で制限され、オフ状態のときのＩＤＳがＬ１領域及びＬ
２領域の横方向の抵抗の和により制限される。

［発明が解決しようとする課題］ 前述したようなデバイス構造を持つ従来技術は、高抵抗
部となるＬ２　領域がホトリソグラフィ工程を用いて形
成されるので、その精度がプロセスルールにより制限さ
れる。そして、通常、前述した液晶を正常に駆動するに
は、前記Ｌ２　領域の長さは１μｍ〜２μｍ程度あれば
よい。しかし、前記の程度の長さを持ったＬ２　領域を
形成するためには、１μｍ〜２μｍのプロセスルールか
要求され、この要求は、大面積のＴＰＴ−ＬＣＤを考慮
した場合、これを満たすことが極めて困難である、従っ
て、前記従来技術は、大面積のＴＦ””−ＬＣＤ全体に
渡って高精度にＴＰＴを形成することかできないという
問題点を有している。

また、前記従来技術は、ホトリソグラフィ工程における
真性半導体層（活性層５）と外因性半導体層（オーミッ
ク層４）との選択比が低いという理由により、チャネル
層となる真性半導体層、すなわち、活性層５をある程度
以上に極めて薄く形成することができす、そのシート抵
抗を高くすることができないので、ＴＰＴかオフ状態の
場合におけるソース・ドレイン間のリーク電流を小さく
することが困難であり、オン・オフ比を高くとることが
できないという問題点を有している。

本発明の目的は、前述した従来技術の問題点を解決し、
高耐圧でオン・オフ比が大きく、かつ、小面積内に形成
することができ、ＴＰＴ−ＬＣＤの表示部に用いて、表
示品質の優れた液晶表示を可能とする薄膜トランジスタ
及びその製造方法を提供することにある。

し課題を解決するための手段］ 本発明によれば前記目的は、ＴＰＴの素子構造を、ドレ
イン・ソース間に挿入される高抵抗部（真性半導体層）
を縦方向に形成し、ドレイン・ソース間電流を縦方向に
流すような素子構造とすることにより達成される。

また、前記目的は、 （ａ）絶縁基板上にゲート電極を堆積しパターニングす
る工程、 （ｂ）その後、ゲート絶縁膜、真性半導体膜（活性層）
を順次堆積し、真性半導体膜をパターニングする工程、 （ｃ）その後、絶縁膜を堆積しパターニングする工程、 （ｄ）その後、真性半導体膜、外因性半導体膜（オーミ
ック層）、ソース／ドレイン電極を順次堆積し、ソース
／ドレイン電極、外因性半導体膜、真性半導体膜を順次
パターニングする工程、を含むプロセスにより、ＴＰＴ
を形成するよつにすることにより達成される。

［作　用］ ソース・ドレイン間に挿入される高抵抗部（真性半導体
層）を、縦方向に形成することにより、ホトリソグラフ
ィ工程での、精度上の制約を受けることがなくなり、成
膜厚の制御のみで、所望の特性を持ったＴＰＴを形成す
ることができる。成膜厚の制御は、数十オングストロー
ム単位で管理することができ、高抵抗部に必要な１μｍ
〜２μｍの厚みを正確に制御することかできる。

また、プロセス加工時のホトリソグラフィ工程において
、真性半導体層と外因性半導体層とを選択的にパターニ
ングする必要かなくなり、絶縁膜と真性半導体膜との選
択的なパターニングを行えばよく、この場合、絶縁膜と
真性半導体膜との選択比か高いので、チャタ、ル層とな
る真性半導体膜厚を数百オングストローム程度の極薄膜
厚にする二とか可能である。

これにより、本発明は、６０〜８０〜′程度の電圧を要
するＴＰＴを、前述したデバイス構造を用いて形成する
二とができ、ＴＰＴのオン時におけるドレイン・ソース
間電流■。、を大きく、かつ、ＴＰＴのオフ時における
ＩＤＳを小さく、すなわち、オン・オフ比を大きくする
ことかできる。

［実施例コ 以下、本発明による薄膜トランジスタ及びその製造方法
を図面により詳細に説明する。

第１図は本発明の第１の実施例によるＴＰＴのデバイス
構造を示す断面図である。第１図において、７はａ−Ｓ
ｉ（真性非晶質シリコン）膜、８はＳｉＮ膜、９はカラ
ス基板であり、他の符号は第２図の場合と同一である。

本発明の第１の実施例によるＴＰＴは、第１図に示すよ
うに、カラス基板９上に形成されたゲート電極１上に、
ゲート絶縁膜６、ａ−Ｓｉ膜による活性層５、Ｓ　］　
”−膜８が順次積層じで設け１ツれ、ＳＩＮ膜８の部分
で分離された、ソース・ドしイン間に縦方向に挿入され
る高抵抗部となるａ−３】膜７及びｎ＋ａ−Ｓｉ膜によ
るオーミック層４かさらに設けられ、これらのｎ″ａ−
Ｓｉ膜によるオーミック層４上にソース電極２及びドし
イン電極３が形成されて構成されている。

このような本発明の第１の実施例は、次のような製造工
程により形成される。

（ａ）カラス基板９上にＣｒ等によるゲート電柵］を堆
積しパターニングする。

（ｂ）その後、５ｉＮ（窒化シリコン）膜によるゲート
絶縁膜６、活性層５となるａ−Ｓｉ（真性非晶質シリコ
ン）膜を順次堆積し、ａ−Ｓｉ膜をパターニングする。

（Ｃ）その後、ＳｉＮ膜８を堆積しパターニングする。

（ｃｌ）その後、ａ−Ｓｉ膜７、オーミック層４となる
ｎ＋ａ−Ｓｉ（リンをドープしたａ−Ｓｉ）膜、ソース
電極２、ドレイン電極３となるＡ　Ｑ電極を順次堆積し
、ＡＱ電極、ｎ″ａ−Ｓｉ膜、ａ−３】膜７を順次パタ
ーニングしてＳｉＮ膜８の部分まで除去し、ソース領域
とドレイン領域とを、ゲート電極１上で分離する。

前述した本発明の第１の実施例によるデバイス構造は、
ソース、ドレイン間に挿入される高抵抗層となるａ−Ｓ
ｉ膜７か、縦方向に形成されるので、ホトリソグラフィ
工程の制約を受けることなく、その成膜厚を数十オング
ストローム単位で管理することができるので、１μｍ〜
２μｍ程度の厚みを正確に制御することかできる。

また、プロセス加工工程のホトリソグラフィ工程におい
て、ＳｉＮ膜８とａ−Ｓｉ膜による活性層５との選択比
が高いので、チャネル層となるａ−Ｓｉ膜（活性層５）
の厚みを数百オングストローム程度の極薄膜厚に形成す
ることかできる。

これにより、本発明の第１の実施例による丁ＦＴは、オ
ン動作時のソース・ドレイン間電流か、ソース電極２及
びドレイン電極３の下部で縦方向に流れ、ゲート電極１
上のチャネル層となるａ　−３１膜（活性層５）内を横
方向に流れることになり、オン抵抗が小さなものとなる
。また、二の活性層５は、極めて薄く形成されているの
で、オフ動作時のリーク電流を極めて小さくすることか
できる。

すなわち、前記本発明の第１の実施例は、６０〜８０Ｖ
程度の電圧を要するＴＰＴを、前述したようなデバイス
構造に形成することにより、ＴＰＴのオン時におけるド
レイン・ソース間電流１，１、を大きく、かつ、ＴＰＴ
のオフ時におけるＩＤＳを小さくすることかできる。ま
た、ソース、ドレイン間に挿入される高抵抗層となるａ
−Ｓｉ膜７が、縦方向に形成されるので、１つの素子を
小さな面積の中に形成することができ、ＬＣＤ内にこの
素子を形成した場合、画素面積を大きくとることが可能
となる。

第３図は本発明の第２の実施例によるＴＰＴのデバイス
構造を示す断面図であり、図の符号は第１図の場合と同
一である。

この本発明の第２の実施例は、ｎ″ａ−３］膜によるオ
ーミック層４を用いる二となく、ａ−３】膜７上に、ソ
ース電極２及びドレイン電極３をオーミック接触させて
構成した点で、前記本発明の第１の実施例と相違し、そ
の他の点では同一に構成されている。

この場合の素子の形成は、次のような工程により行われ
る。

（ａ）カラス基板９上にＣｒによるゲート電極］を堆積
しパターニングする。

（ｂ）その後、ＳｉＮ膜によるゲート絶縁膜６、ａ−Ｓ
ｉ膜による活性層５を順次堆積し、二のａ−Ｓｉ膜をパ
ターニングする。

（Ｃ）その後、Ｓ　１Ｎ膜８を堆積しパターニングする
。

（ｄ）その後、ａ−Ｓｉ膜７、ソース電極２、ドレイン
電極３となるＡＲ電極を順次堆積し、Ａｆｆ電極、ａ−
Ｓｉ膜７を順次パターニングしてＳ」Ｎ膜８の部分まで
除去し、ソース領域とドレイン領域とを、ゲート電接１
上で分離する。

前述した本発明の第２の実施例によるＴＰＴは、Ｌ″　
ａ　　Ｓｉ膜；二よるオーミック層４を用いていないの
で、プロセスか容易になり、また、第１図に示す本発明
の第１の実施例によるデバイス構造の場合と同一の理由
により、ａ−Ｓｉ膜７の厚みを］μｍ〜２μｍ程度に正
確に形成する二とかでき、ａ−Ｓｉ膜による活性層５の
厚みを数百オシゲストローム程度に形成することかでき
る。

従って、６０〜８０Ｖ程度の電圧を要する一ｉ−ＦＴを
、前記デバイス構造を用いて形成した場合、ＴＰＴのオ
ン時におけるドレイン・ソース間電流Ｌ）Ｓを大きく、
かつ、ＴＰＴのオフ時におけるＩＤｓを小さくすること
ができる。

第４図は本発明の第３の実施例によるＴＰＴのデバイス
構造を示す断面図であり、図の符号は第１図の場合と同
一である。

図示本発明の第３の実施例によるＴＰＴは、前記第１図
により説明した本発明の第］の実施例において、ゲート
・ソース間の高抵抗層であるａ−８】膜７を除去して構
成したものであり、二の場合にも、第１図の場合と同様
な効果を得ることかできる。なお、この実施例は、ゲー
ト・ドレイン間の高抵抗層であるａ−Ｓｉ膜７を除去し
て構成してもよい。

この場合の素子の形成は、次のような工程により行われ
る。

（ａ）ガラス基板９上にＣｒ等によるゲート電極１を堆
積しパターニングを行う。

（ｂ）その後、ＳｉＮ膜によるゲート絶縁膜６、ａ−Ｓ
ｉ膜による活性層５を順次堆積し、このａ−Ｓｉ膜をパ
ターニングする。

（Ｃ）その後、ＳｉＮ膜８を堆積し、１回目のパターニ
ングを行う。

（ｄ）その後、ａ−Ｓｉ膜７を堆積し、パターニングし
て、ソース側またはドレイン側のａ−Ｓｉ膜７を除去す
る。

（ｅ）その後、ＳｉＮ膜８の２回目のパターニングを行
う。

（ｆ）その後、ｎ＋ａ−Ｓｉ膜によるオーミック層４、
ソース電極２及びドレイン電極３となるＡＱ電極を順次
堆積し、ＡＱ電極、ｎ″ａ−Ｓｉ膜によるオーミック層
４を順次パターニングし、ソース領域とドレイン領域と
を、前述の実施例の場合と同様に、ゲート電極〕上で分
離する。

前記本発明の第３の実施例によるＴＦＴのデバイス構造
は、ゲート・ドレイン間、あるいは、ゲート・ソース間
の片側にのみ、高抵抗層であるａ−Ｓｉ膜７か挿入され
ているので、ＴＰＴのオシ時におけるＩＤＳを、前述の
第１、第２の実施例よりさらに大きくすることができる
。また、この実施例は、第１図に示した本発明の第１の
実施例の場合と同一の理由により、ａ−Ｓｉ膜５の厚み
を数百オングストローム程度にすることができる。

従って、６０〜８０Ｖ程度の電圧を要するＴＰＴを、前
記デバイス構造を用いて形成した場合、ＴＰＴのオン時
におけるＩＤＳを大きく、かつ、ＴＰＴのオフ時におけ
るＩｐＳを小さくすることかできる。

第５図は本発明の第４の実施例によるＴＰＴのデバイス
構造を示す断面図であり、図の符号は第１図の場合と同
一である。

この本発明の第４の実施例は、ソース電極２及びドレイ
ン電極３をカラス基板９の面に、ゲート電極１を上層に
設けて、すなわち、前述した本発明の第１の実施例の層
構造を逆にして構成したものであり、この場合にも、他
の実施例の場合と同様な効果を得ることができる。

このように構成される本発明の第４の実施例によるＴＰ
Ｔは、次のような工程により形成する二とができる。

（ａ）カラス基板９上にＣｒ等によるソース電極２及び
ドレイン電極３となる電極、ｎ＋ａ−Ｓｉ膜によるオー
ミック層４、ａ−Ｓｉ膜７を順次堆積し、ａ−Ｓｉ膜７
、ｎ＋ａ−Ｓｉ膜４、Ｃｒ等による電極を順次パターニ
ングし、ゲート領域となる部分をガラス基板９の面まで
除去して、ソース領域とドレイン領域とを分離する。

（ｂ）その後、ＳｊＮ膜８を堆積し、パターニングする
。

（ｃ）その後、ａ−Ｓｉ膜による活性層５、Ｓ〕Ｎ膜６
を順次堆積し、ＳＩＮ膜６、ａ−Ｓｉ膜による活性層５
を順次パターニングする。

（ｄ）その後、ＡＱによるゲート電極１を堆積しパター
ニングする。

前記本発明の第４の実施例によるＴＰＴのデバイス構造
は、ゲート電極１となるＡＱ電極が最上部に設けられる
ので、比較的厚く堆積することかでき、ゲート電極１の
シート抵抗を低くすることができる。

また、前述した本発明の第４の実施例は、第１図により
説明した実施例の場合と同一の理由により、ａ−Ｓｉ膜
７の厚みを１μｍ〜２μｍ程度に、また、ａ−Ｓｉ膜５
の厚みを数百オングストローム程度に正確に制御するこ
とができる。

従って、６０〜８０Ｖ程度の電圧を要するＴＰＴを、前
記デバイス構造を用いて形成した場合、ＴＰＴのオン時
におけるＩＤＳを大きく、かつ、ＴＰＴのオフ時におけ
るＩＤＳを小さくする二とかできる。

第６図は前述した本発明の第〕〜第４の実施例のいずれ
か〕つをＴＰＴ−ＬＣＤに用いた場合のＴＰＴ−ＬＣＤ
の全体構成を示すブロック図である。第６図において、
２０は信号側駆動回路、２１は走査側駆動回路、ＬＣは
液晶による画素である。

図示ＴＰＴ−ＬＣＤは、偏光板を用いない液晶表示装置
であり、通常、偏光板を用いない場合には、液晶の駆動
のために６０Ｖ〜８０Ｖの電圧を要するので、本発明に
よる丁ＦＴを用いることにより、表示品質の良い画像を
得ることができる。

第７図は本発明によるＴＰＴを、ＴＰＴ−ＬＣＤに適用
した場合の、ＬＣＤの平面図、第８図は第７図のＡ−Ａ
’　断面図である。第７図、第８図において、１０はＩ
Ｔ○膜、１１は配向膜、１２はカラーフィルター、１３
はＳｊＮ膜、１４は液晶であり、他の符号は第３図の場
合と同一である。

二のＬＣＤは、第１図に示す本発明のＴＰＴを液晶を駆
動するために使用したものであり、第７図に示すように
、マトリクス状に配置されるゲート電極１とソース電極
２との各交点に本発明によるＴＰＴが形成され、ドレイ
ン３に、液晶１４を駆動し各画素を形成するＩＴＯ膜１
０が接続されて構成されている。

このような本発明によるＴＰＴを用いたＬＣＤは、マト
リクス状に配置されるゲート電極１とソース電極２とに
より囲まれて形成される各画素の全面積に占めるＴ、Ｆ
Ｔの面積を小さくする二とかでき、効能率で表示品質の
高い画像を得ることかできる。

［発明の効果］ 以上説明したように本発明によれば、ＴＰＴのソース・
ドレイン間に、ホトリソグラフィの制約を受けることな
く、１〜２μｍ厚の真性半導体層を挿入でき、かつ、チ
ャネル層を数百オングストローム程度の厚みとすること
ができるので、オン・オフ比の大きいＴＰＴを提供する
ことができる。

従って、偏光板を用いない液晶と本発明によるＴＰＴと
を用いることにより、優れた表示品質の液晶表示装置を
提供することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例によるデバイス構造を示
す断面図、第２図は従来技術による高耐圧ＴＰＴのデバ
イス構造を示す断面図、第３図、第４図、第５図は本発
明の第２、第３、第４の実施例のデバイス構造を示す断
面図、第６図は本発明によるＴＰＴを用いて液晶をアク
ティブ駆動する場合のＴＰＴ−ＬＣＤの全体構成を示す
ブロック図、第７図は本発明によるＴＰＴを、ＴＰＴ−
ＬＣＤに適用した場合の、ＬＣＤの平面図、第８図は第
７図のＡ−Ａ’　断面図である。 １・・　・ゲート電極、２・・・・・ソース電極、３・
・・・・ドレイン電極、４・・・・・オーミック層、５
・・・・・・活性層（チャネル層）、６・・・・・・ゲ
ート絶縁膜、７・・・・ａ−Ｓｉ（真性非晶質シリコン
）膜、８．１３　・・・・ＳｉＮ膜、９・・・・・・ガ
ラス基板、１ｏ・・・・・・ＩＴＯ膜、１１・・・・・
・配向膜、１２・・・・カラーフィルター、１４・・・
・・液晶。 第１図 １：ＪＴ’”−トを狼！　　　　６：す〒−トＸ縁桂虻
２：ソース＠、’ｐ５ｚ　　　７　：　ｏ−ｓｔ月費３
：　ドレイン串Ａ孜　　　８：ＳｉＮル蛤４：／Ｖ−ミ
ック層　　　９：〃′ラスＩ４反５：５占椎層 第２図 第３図 第４図 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １、ゲート電極上に、ゲート絶縁膜、ａ−Ｓｉ膜、Ｓｉ
   Ｎ膜が順次積層して設けられ、前記ＳｉＮ膜の部分で分
   離された、ソース・ゲート間及びドレイン・ゲート間に
   、縦方向に挿入される高抵抗部となるａ−Ｓｉ膜、ｎ＾
   ＋ａ−Ｓｉ膜がさらに積層して設けられ、これらのｎ＾
   ＋ａ−Ｓｉ膜上にソース電極及びドレイン電極が形成さ
   れて構成されることを特徴とする薄膜トランジスタ。 ２、ゲート電極上に、ゲート絶縁膜、ａ−Ｓｉ膜、Ｓｉ
   Ｎ膜が順次積層して設けられ、前記ＳｉＮ膜の部分で分
   離された、ソース・ゲート間及びドレイン・ゲート間に
   、縦方向に挿入される高抵抗部となるａ−Ｓｉ膜が設け
   られ、これらのａ−Ｓｉ膜上にソース電極及びドレイン
   電極が形成されて構成されることを特徴とする薄膜トラ
   ンジスタ。 ３、ゲート電極上に、ゲート絶縁膜、ａ−Ｓｉ膜、Ｓｉ
   Ｎ膜が順次積層して設けられ、前記ＳｉＮ膜の部分で分
   離された、ソース・ゲート間及びドレイン・ゲート間の
   いずれか一方に、縦方向に挿入される高抵抗部となるａ
   −Ｓｉ膜、ｎ＾＋ａ−Ｓｉ膜がさらに積層して設けられ
   、他方に、ｎ＾＋ａ−Ｓｉ膜が設けられ、これらのｎ＾
   ＋ａ−Ｓｉ膜上にソース電極及びドレイン電極が形成さ
   れて構成されることを特徴とする薄膜トランジスタ。 ４、薄膜トランジスタの製造方法において、 （ａ）絶縁基板上にゲート電極を堆積しパターニングす
   る工程、 （ｂ）その後、ゲート絶縁膜、真性半導体膜を順次堆積
   し、真性半導体膜をパターニングする工程、 （ｃ）その後、絶縁膜を堆積しパターニングする工程、 （ｄ）その後、真性半導体膜、外因性半導体膜、ソース
   ／ドレイン電極を順次堆積し、ソース／ドレイン電極、
   外因性半導体膜、真性半導体膜を順次パターニングする
   工程を含むことを特徴とする薄膜トランジスタの製造方
   法。 ５、薄膜トランジスタの製造方法において、 （ａ）絶縁基板上にゲート電極を堆積しパターニングす
   る工程、 （ｂ）その後、ゲート絶縁膜、真性半導体膜を順次堆積
   し、真性半導体膜をパターニングする工程、 （ｃ）その後、絶縁膜を堆積しパターニングする工程、 （ｄ）その後、真性半導体膜、ソース／ドレイン電極を
   順次堆積し、ソース／ドレイン電極、真性半導体膜を順
   次パターニングする工程を含むことを特徴とする薄膜ト
   ランジスタの製造方法。 ６、薄膜トランジスタの製造方法において、 （ａ）絶縁基板上にゲート電極を堆積しパターニングす
   る工程、 （ｂ）その後、ゲート絶縁膜、真性半導体膜を順次堆積
   し、真性半導体膜をパターニングする工程、 （ｃ）その後、絶縁膜を堆積し、１回目のパターニング
   をする工程、 （ｄ）その後、真性半導体膜を堆積し、パターニングす
   る工程、 （ｅ）その後、絶縁膜の２回目のパターニングをする工
   程、 （ｆ）その後、外因性半導体膜、ソース／ドレイン電極
   を順次堆積し、ソース／ドレイン電極、外因性半導体膜
   を順次パターニングする工程を含むことを特徴とする薄
   膜トランジスタの製造方法。 ７、薄膜トランジスタの形成法において、 （ａ）絶縁基板上にソース／ドレイン電極、外因性半導
   体膜、真性半導体膜を順次堆積し、真性半導体膜、外因
   性半導体膜、ソース／ドレイン電極を順次パターニング
   する工程、 （ｂ）その後、絶縁膜を堆積しパターニングする工程、 （ｃ）その後、真性半導体膜、ゲート絶縁膜を順次堆積
   し、ゲート絶縁膜、真性半導体膜を順次パターニングす
   る工程、 （ｄ）その後、ゲート電極を堆積しパターニングする工
   程を含むことを特徴とする薄膜トランジスタの製造方法
   。 ８、アクティブマトリクス駆動される液晶ディスプレイ
   装置において、特許請求の範囲第１項、第２項または第
   ３項記載の薄膜トランジスタを、駆動素子として使用す
   ることを特徴とするアクティブマトリクス液晶ディスプ
   レイ装置。