JPH04186914A - 仮保持回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は仮保持回路に関し、特にディジタルデータの仮
保持を行う仮保持回路に関するものである。

従来技術 従来のこの様な仮保持回路としては第３図に示す回路が
広く用いられている。Ｄタイプフリップフロップ（以下
ＤＦＦと称す）１は入力端子１０の入力信号をデータ入
力とし、入力端子３０のクロック信号をクロック人力と
し、このクロック信号の立上り遷移タイミングに同期し
てデータ入力を取込み保持する。

ＤＦＦ２はＤＦＦＩのＱ出力２５をデータ入力とし、同
しくクロック信号の立上りに同期してデータ入力を取込
み保持する。

アンド回路３はＤＦＦＩ及び２の各Ｑ出力２５及び３５
を２人力とし、このアント回路３の出力４５はＤＦＦ９
のセット入力となっている。ＤＦＦ９は“０”をデータ
人力とし、そのクロック入力にはクリア信号４０が印加
されている。そして、このＤＦＦ９のＱ出力２０が回路
出力となっている。

第４図は第３図の回路の動作を示すタイミングチャート
である。クロック信号３０の立上りタイミング時に、入
力端子１０の信号が“１′ならば１、ＤＦＦＩのＱ出力
２５は“１”となり、次のクロック信号が立上るとき、
ＤＦＦ２のＱ出力は“１゛となる。このようにＤＦＦ２
はＤＦＦＩの動作に対して１クロック周期だけ遅れて追
従することになる。

ＤＦＦＩ及び２のＱ出力２５及び３５が同時に“１′に
なったとき、アンド回路３の出力４５は“１°となり、
ＤＦＦ９をセットし、そのＱ出力２０が“１”となって
仮保持状態になるのである。

この仮保持状態は端子４０のクリア信号が“０゜になる
ことによりクリアされる。また、ＤＦＦＩ及び２の出力
をアンド回路３により論理積とすることによってノイズ
除去が行われている。

この様な従来の回路では、ＤＦＦを３個用いているので
、回路構成か複雑化し、価格的にも高価となる。

発明の目的 そこで、本発明はかかる従来例の欠点を解消するべくな
されたものであって、その目的とするところは、ハード
ウェアを簡単化して低価格の仮保持回路を提供すること
にある。

発明の構成 本発明による仮保持回路は、データ人力信号をクロック
信号の一方のレベル遷移タイミングに同期して取込み保
持する第１のＤタイプフリップフロップと、このＤタイ
プフリップフロップの出力をクロック入力端子に印加さ
れた信号の一方のレベル遷移タイミングに同期して取込
み保持する第２のＤタイプフリップフロップ−と、前記
第１及び第２のＤタイプフリップフロップの出力の論理
積を出力するアンド回路と、この論理積出力に応して前
記クロック信号をマスクして前記第２のＤタイプフリッ
プフロップのクロ・ツク入力へ印加する手段とを含み、
前記第２のＤタイプフリップフロップのリセット端子へ
クリア信号を供給し、前記第２のＤタイプフリップフロ
ップの出力を回路出力としてなることを特徴とする。

実施例 以下、図面を用いて本発明の実施例について詳細に説明
する。

第１図は本発明の実施例の回路図であり、第３図と同等
部分は同一符号により示している。本実施例では、第３
図のＤＦＦ９の代りに、アンド回路３の出力２０を反転
するインバータ４と、このインバータ４の出力とクロッ
ク信号３ｏとの論理積を出力するアンド回路５とを用い
ている。

そして、ＤＦＦ２のクロック入力端子へこのアンド回路
５の出力５５を印加し、クリア信号４゜をＤＦＦ２のリ
セット信号としており、他の構成は第３図のそれと同一
である。

第２図は第１図の回路の動作を示すタイミングチャート
である。入力端子１ｏの入力信号が“１′のとき、クロ
ック信号３０が立上ると、ＤＦＦｌのＱ出力２５は“１
”となる。これにより次のクロック信号が立上るとＤＦ
Ｆ２の出力３５は“１”になる アンド回路３の出力２０はＤＦＦＩ及び２の両Ｑ出力２
５及び３５が共に“１°のときに“１”となり、これが
インバータ４により反転され、アンド回路５の一方の入
力であるクロック信号３０はマスクされる。よって、Ｄ
ＦＦ２の内容は仮保持状態となる。

この仮保持状態はクリア信号４ｏによりＤＦＦ２がリセ
ットされるまで継続することになる。

クロック信号の同期よりも小さいパルス幅のノイズに対
しては、ＤＦＦＩ及び２が同時に“１”となることはな
いので、ノイズが除去される。すなわち、本実施例の回
路は第３図の従来例と同様にノイズを除去しつつ仮保持
を行うことがてできるのである。

発明の効果 本発明によれば、ＤＦＦを３個から２個に減らすことが
できるので、より安価な仮保持回路を提供できるという
効果がある。

【図面の簡単な説明】

第１図は本発明の実施例の回路図、第２図は本発明の実
施例の動作を示すタイミングチャート、第３図は従来例
を示す回路図、第４図は従来例の動作を示すタイミング
チャートである。 主要部分の符号の説明 １．２・・・・・・ＤＦＦ ３．５・・・・・・アンド回路 ４・・・・・インバータ

Claims (1)

【特許請求の範囲】
1. （１）データ入力信号をクロック信号の一方のレベル遷
   移タイミングに同期して取込み保持する第１のＤタイプ
   フリップフロップと、このＤタイプフリップフロップの
   出力をクロック入力端子に印加された信号の一方のレベ
   ル遷移タイミングに同期して取込み保持する第２のＤタ
   イプフリップフロップと、前記第１及び第２のＤタイプ
   フリップフロップの出力の論理積を出力するアンド回路
   と、この論理積出力に応じて前記クロック信号をマスク
   して前記第２のＤタイプフリップフロップのクロック入
   力へ印加する手段とを含み、前記第２のＤタイプフリッ
   プフロップのリセット端子へクリア信号を供給し、前記
   第２のＤタイプフリップフロップの出力を回路出力とし
   てなることを特徴とする仮保持回路。