JPH04188248A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ装置に関し、特にランダムアクセスメモ
リ（以後、ｒＲＡＭＪと称する。）に関する。

〔従来の技術〕

従来から一般に、コンピュータシステムなどの内部記憶
手段として、高速にデータ書き込み（以下ライトという
）および読み出しく以下リードという）できるＲＡＭが
多く使用されている。これらのメモリはアドレスにより
制御され、その下位メモリアドレスはメモリの物理的な
アドレスとして使用され、上位メモリアドレスは各メモ
リブロックの制御用に使用されている。

また、１アドレスに対してライト・リードされるデータ
はＮビット（Ｎは１以上の整数）の幅を持ち、データは
Ｎビットの単位で処理される。

ＲＡＭは一般に個数が多く使用され、装置の故障率を上
げる原因となっている。そこで、システムの電源投入時
などに各メモリに異常がないかをチエツクするためにデ
ータのライト・リードの試験により異常検出を行ってい
る。その−船釣な方法としてはメモリの全ピントにデー
タパ１′″をライトし、その後データリードを行い期待
値（ライトしたデータ）とり−ドデータとの照合を行う
ことにより、データ“１パが正常にライト・リードでき
ることを確認する。次に同様にデータ“Ｏ°゛をライト
し、リード時にデータ“′０”と照合を行いデーラダ“
０”が正常にライト・リードできることを確認する。一
般にデータとして全ビットに対して“１”と“０パの両
データを行うのは、メモリのデータが“１”もしくは“
０”に固定されていると片方のデータでは検出できない
ことがあるからである。

次に、従来のメモリ装置の一例について図面を用いて説
明する。

第３図は一般的なメモリ装置の構成例を示すプロ、り図
、第４図はそのメモリ装置のメモリの異常検出の方式を
示す説明図である。

第３図のメモリ装置は、複数のブロックに分割されたメ
モリ部１と、メモリブロックを上位メモリアドレスを使
って制御するメモリ制御部２と、ライトデータとリード
データの照合を行いデータの不一致によりメモリの異常
を検出する異常検出部３と、第１〜第３のメモリブロッ
ク１１〜１３と、下位メモリアドレスハイド用信号線１
１１　と、異常検出用データ信号線１１２〜１１４と、
上位メモリアドレスバイト用信号線１２１　と、上位メ
モリアドレスを用いて各メモリブロックを選択する信号
線１２２　とから構成されている。

次に第３図と第４図を参照してその動作を説明する。

前記のようにメモリアドレスの下位メモリアドレスは物
理アドレスとしてメモリ部１に入力され、上位メモリア
ドレスは制御用としてメモリ制御部２に入力されメモリ
ブロックの選択に使用される。

メモリをライト・リードするにはメモリアドレスにより
１つのアドレスが指定され、そのアドレスに対応するメ
モリのデータのＮビットがアクセスされる。また、デー
タはＮビット単位でライト・リードされる。

第４図に示すようにメモリ空間の異常検出をしようとす
るときは、全メモリアドレスが分割され最大メモリアド
レスまでアクセスされ、各アドレスに対してデータをラ
イトし、その後リードしてデータの照合を行う、この動
作を全ピントデータ“ｌ”と０”について−度ずつ行う
。このため、メモリ部１のメモリブロック１１〜１３ま
での全てのアドレス分だけ、■アドレスごとに２周ライ
トおよびリードする必要がある。

〔発明が解決しようとする課題〕

上述した従来のメモリ装置では、メモリの異常検出を行
うのに全メモリアドレスをライトおよびリードする必要
があり、メモリの異常検出の時間が長くなるという欠点
がある。

本発明の目的は、以上の欠点を解決し、異常検出するた
めの処理時間を短縮することにより、情報処理装置にお
いて立ち上げ時間の短いメモリ装置を提供することにあ
る。

〔課題を解決するための手段〕

本発明は、下位メモリアドレスによりデータを格納する
ための複数のメモリブロックにより成るメモリ部と、上
位メモリアドレス番こより前記メモリ部を制御するため
のメモリ制御部とを有するメモリ装置において、 前記メモリブロックの各アドレスのデータの論理積を求
める論理積回路と、 前記メモリブロックの各アドレスのデータの論理和を求
める論理和回路と、 前記論理積回路と論理和回路より出力される論理演算の
結果よりメモリの異常を検出する論理異常検出部とを備
え、 前記メモリ部の異常検出を行う場合、前記メモリ制御部
が上位メモリアドレスを無視し、全てのメモリブロック
を有効化し前記複数のメモリブロックに同時にデータの
書き込みと、書き込まれたデータの読み出しを行い、読
み出されたデータの論理積または論理和を求め、その論
理演算の結果で異常検出を行うことを特徴とする。

［実施例〕 以下本発明の詳細を、その実施例につき図面を参照して
説明する。

第１図は本発明の一実施例のメモリ装置のブロンク図、
第２図は本実施例によるメモリ装置の異常検出の方式を
示す説明図である。

第１図のメモリ装置は、複数のブロックに分割されたメ
モリ部ｌと、メモリブロック１を上位メモリアドレスを
使って制御するメモリ制御部２と、各メモリブロック１
からのリードデータの論理積（以下ＡＮＤという）を求
めるＡＮＤ回路４と、各メモリブロック１のリードデー
タの論理和（以下ＯＲという）を求めるＯＲ回路５と、
ＡＮＤ回路４とＯＲ回路５から出力されるＡＮＤまたは
ＯＲの結果よりメモリの異常検出を行う論理異常検出部
６とを備えている。

メモリ部ｌは、第１〜第３のメモリブロック１１〜１３
に分割され、これらメモリブロックには下位メモリアド
レスハイド用信号１１１が接続され、各メモリブロック
１１〜１３は異常検出用データ信号線１１２〜１１４を
経てＡＮＤ回路４およびＯＲ回路５に接続されている。

ＡＮＤ回路４は出力信号線１４１を経て、ＯＲ回路５は
出力信号線１５１を経て論理異常検出部６に接続されて
いる。メモリ制御部２には上位メモリアドレスバイト用
信号線１２１が接続され、メモリ制御部２は、上位メモ
リアドレスを用いて各メモリブロックを選択する信号線
１２２によりメモリ部１に接続されている。

メモリ部ｌは入力された下位のメモリアドレスに従い各
メモリブロックＩＬ　１２．１３をアクセスする。メモ
リ制御部２は上位メモリアドレスに従い各メモリブロッ
クの選択を行うが、メモリ異常検出時には上位メモリア
ドレスを無視し全てのメモリブロックが同時に有効化す
るようにする。ＡＮＤ回路４はメモリ異常検出時に各メ
モリブロックからリードされてきたデータのＡＮＤをと
り、結果を論理異常検出部６に通知する。ＯＲ回路５は
ＡＮＤ回路４と同様にデータのＯＲの結果を、論理異常
検出部６に通知する。

異常検出部６はＡＮＤ回路４とＯＲ回路５から出力され
る論理演算の結果により異常検出を行う。

次に本実施例のメモリ装置の動作を第２図をも参照して
説明する。なお第２図は、メモリ部のメモリプロ・７り
１１．１２．１３のメモリ空間（１）、　（２）、　（
３）を示している。

メモリ部１の異常検出を行う場合、メモリ制御部２は入
力された上位メモリアドレスを無視し全てのメモリブロ
ックを同時に有効化し、下位メモリアドレスによりメモ
リ部１の各メモリブロックから同一のアドレスにあるＮ
ビットのデータを同時にライトおよびリードできるよう
になる。この状態でまず下位メモリアドレスを使い、全
アドレスの全ビットにデータ“ｌ”を全てのメモリブロ
ックに同時にライトしていく、次に下位メモリアドレス
を順次リードし、全てのメモリブロックの１アドレス分
のデータＮビットを各メモリブロックからリードする。

リードされたデータ（ブロック数×Ｎビット）をＡＮＤ
回路４によりＡＮＤを求め結果を論理異常検出部６に送
る。

論理異常検出部６はライトされたデータがオール“′ビ
の時はＡＮＤ回路４より送られてきたＡＮＤの結果が“
°ビであれば正常、“′０゛であれば異常と判断する。

これは全データが“１゛である時にＡＮＤを求めれば必
ず“１”であるのにもとづき、もし“０゛が出力されれ
ばメモリブロックのどこかのビットが異常であることを
示す。そして、この動作をメモリブロックの最大アドレ
ス（下位メモリアドレスの最大）まで繰り返す。

次に、全メモリブロックの全アドレスに前記と同様にデ
ータ“０”をライトしリードする、そしてライトされた
データがオール“０”の場合はＯＲ回路５を使って全デ
ータのＯＲを求め、結果を論理異常検出部６に送る。論
理異常検出部６はデータがオール°“Ｏ゛の時はＯＲ回
路５より送られてきたＯＲの結果が“′０”であれば正
常、“ｌ”であれば異常と判断する。これは全データが
“０”である時にＯＲを求めれば必ず“′０゛であるこ
とにもとづく。

〔発明の効果］ 以上説明したように本発明によれば、メモリの異常検出
を行う場合、上位メモリアドレスを無視し各メモリブロ
ックのデータを同時にライトおよびリードし、リードし
たデータのＡＮＤまたはＯＲの結果によりデータの検証
を行うことにより、従来のメモリ装置では全メモリアド
レスをライトおよびリードして異常検出をしていたのを
、各メモリブロックの最大メモリアドレス分だけのライ
トおよびリードでよいため、メモリの異常検出時間が大
幅に短縮できるために情報処理装置において立ち上げ時
間が短くできるという効果がある。

また本発明は、メモリ容量が大容量で、メモリブロック
数が多いほど有効である。

【図面の簡単な説明】

第１図は本発明によるメモリ装置の一実施例を示すブロ
ック図、 第２図は第１図のメモリ装置のメモリ異常検出方式を示
す説明図、 第３図は従来技術によるメモリ装置の一例を示すブロッ
ク図、 第４図は第３図のメモリ装置のメモリ異常検出方式を示
す説明図である。 １・・・・・メモリ部 ２・・・・・メモリ制御部 ３・・・・・異常検出部 ４・・・・・ＡＮＤ回路 ５・・・・・ＯＲ回路 ６・・・・・論理異常検出部 １１〜１３・・・メモリブロック １１１〜１１４．１２１．１２２．１４１．１５１・・
・信号線代理人　弁理士　　岩　佐　　義　幸 第　１　図 箆２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. （１）下位メモリアドレスによりデータを格納するため
   の複数のメモリブロックにより成るメモリ部と、上位メ
   モリアドレスにより前記メモリ部を制御するためのメモ
   リ制御部とを有するメモリ装置において、 前記メモリブロックの各アドレスのデータの論理積を求
   める論理積回路と、 前記メモリブロックの各アドレスのデータの論理和を求
   める論理和回路と、 前記論理積回路と論理和回路より出力される論理演算の
   結果よりメモリの異常を検出する論理異常検出部とを備
   え、 前記メモリ部の異常検出を行う場合、前記メモリ制御部
   が上位メモリアドレスを無視し、全てのメモリブロック
   を有効化し前記複数のメモリブロックに同時にデータの
   書き込みと、書き込まれたデータの読み出しを行い、読
   み出されたデータの論理積または論理和を求め、その論
   理演算の結果で異常検出を行うことを特徴とするメモリ
   装置。