JPH04188304A - シーケンサ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は機械の内部状態と入力信号とから、次の出力
信号を決定するシーケンサ回路に関し、特にその動作性
能の向上を図ったものに関するものである。

〔従来の技術〕

第４図は従来のシーケンサ回路の構造を示すブロック図
であり、図において、１は入力及び状態５ｎ（ｎは整数
）の時の出力を基に、状態Ｓ（ｎ＋１）を作る第１の組
合せ回路（第１の信号処理回路）、２は状態Ｓｎを保持
する状態保持回路、３は状態Ｓｎを基に処理を行ない出
力信号を作り出す第２の組合せ回路（第２の信号処理回
路）である。

次に動作について説明する。第５図は第４図の動作を説
明するタイミング図であり、図において、Ａは状態保持
回路２の出力、Ｂは第２の組合せ回路３の出力、Ｃは第
１の組合せ回路ｌの出力である。なおこのタイミング図
では、状態保持回路２がクロックＣＫの立上りエツジで
次の状態を取り込むものを例としている。

■　クロックＣＫの立上りエツジで状態保持回路２が状
態Ｓ１の信号を取り込み出力する。

■　状態保持回路２の出力Ａを基に、第２の組合せ回路
３は処理を行い状態Ｓ１に対応した出力０１を出力する
。

■　組合せ回路１は入力信号と出力Ｏ１を基に次の状態
Ｓ２を作り出す。

■　次のクロックＣＫの立上りでフリップフロップ２は
状態Ｓ２を取り込み出力する。

■　以後上記■〜■の動作の繰り返し。

ところで、通常シーケンサ回路では、状態保持回路２は
フリップフロップから構成されるカウンタあるいはレジ
スタ等が用いられている。従ってカウンタあるいはフリ
ップフロップを構成する各単位フリップフロップの遅延
時間の差により、これらの出力を用いて処理している第
２の組合せ回路３の出力Ｂにはハザードが現れてくる。

この出力Ｂのハザードにより次段の回路が誤動作を起こ
す可能性が出てくる。

この問題点を無くす為に、第６図に示すような改良形の
シーケンサ回路が一般的に用いられている。即ち第４図
の回路において第２の組合せ回路３にイネーブル信号と
して基本クロックＣＫを用いたものである。

次にこの改良形シーケンサ回路の動作を第７図のタイミ
ング図を基に説明する。

■　クロックＣＫの立上りエツジで状態保持回路２が状
態Ｓｌの信号を取り込み出力する。

■　クロ２ツクＣＫが“Ｈ”の区間は第２の組合せ回路
３はディスエーブルの状態になっており、状態Ｓｌに対
応した出力０１を出力することはできない。

■　そしてクロックＣＫが”　Ｌ　”になって初めて第
２の組合せ回路３は処理結果出力ｏ１を出力する。この
クロックＣＫが“Ｈ′”から°“Ｌ　Ｉ＋になる半クロ
ックの期間で、状態保持回路２を構成するカウンタ、レ
ジスタの各フリップフロップの出力は完全に確定するた
め、第２の組合せ回路３の出力Ｂにはハザードが現れる
ことはない。

■　第１の組合せ回路１は、外部入力信号と出力Ｓ１を
基に次の状態Ｓ２を作る。

■　次のクロックＣＫの立上りエツジで状態保持回路２
は状態Ｓ２を取り込む。

■　以後■〜■の動作の繰り返し。

以上のように、このシーケンサ回路はクロックＣＫの一
方のエツジで状態保持回路２に状態Ｓｎを取り込み、そ
の状態を基にして第２の組合せ回路３で処理して出力を
行ない、更にその出力及び新たな外部入力信号を基に第
１の組合せ回路ｌで次の状態Ｓ（ｎ＋１）を作り出す。

このようにシーケンサ回路は基本クロック１周期分を１
つの状態の処理時間としている。

特に第６図の改良形シーケンサ回路の場合、ハザード対
策のため基本クロックＣＫを第２の組合せ回路３のイネ
ーブル信号としているため、組合せ回路３が処理を実行
し、更に第１の組合せ回路１が動作して状態Ｓ（ｎ＋１
）を作り出し、状態保持回路２がクロックの次の立上り
エツジで状態Ｓ　（ｎ＋１）を取り込むまでのデータの
セットアツプ時間ｔ　ｓｏは、 ｔｓｕ”１／２ＣＬＫ　　（ｔ＋　＋ｔｚ　）となる。

ＣＬＫ　：基本クロックＣＬの一周期 ｔ１　：第１の組合せ回路１の遅延時間ｔ２　：状態保
持回路２の遅延時間 ｔ３　：第２の組合せ回路３の遅延時間すなわち状態保
持回路２の出力が確定してから第２の組合せ回路３が処
理を実行するまでの１／２ｃＬＫ−ｔ２の時間をムダに
しているのでデータのセットアツプ時間ｔｓｕのマージ
ンが少ないものとなっている。

〔発明が解決しようとする課題〕

従来のシーケンサ回路はは以上のように構成されており
、状態保持回路２出力にハザードが出るのを防止するた
めに、第２の組合せ回路３の出力タイミングを遅延して
いるため、第１及び第２の組合せ回路１，３の遅延時間
を大きくとるとセットアツプ時間が小さくなり、この遅
延時間を大きくすることはできず、従ってゲートの段数
が多くなるような複雑な回路構成を採用して組合せ回路
を構成すると、基本クロックの周波数を上げることがで
きない、逆に基本クロックの周波数が大きい場合、組合
せ回路に複雑な回路構成を採用することができず、設計
の自由度が制限されるという問題点かあった。

この発明は上記のような問題点を解決するためになされ
たもので、高い周波数の基本クロックでも動作マージン
が小さくならず、正常に動作することができ、設計の自
由度の高いシーケンサ回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るシーケンサ回路は、該回路を動作させる
基本クロックの１周期における”　Ｈ”側あるいは”　
Ｌ　”側の比率のいずれかを大きくする手段を備えたも
のである。

〔作用〕

この発明においては、シーケンサ回路を動作させる基本
クロックの１周期における”Ｈ″°側あるいは°Ｌ′′
側の比率のいずれかを大きくする手段を設けたので、第
２の組合せ回路が処理を実行し、更に第１の組合せ回路
が動作し、状態保持回路２が動くまでの時間（セットア
ツプタイム）が増え、動作マージンを大きくすることが
できる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるシーケンサ回路のブロッ
ク構成図であり、第４図ないし第７図と同一符号は同一
または相当部分を示し、３は基本クロックの１周期にお
けるＨ”側あるいは′Ｌ″°側の比率を大きくする基本
クロック生成回路（クロック発生手段）である。また第
２図はこの基本クロック生成回路３の一例を示す回路構
成図であり、図（ａ）に示すように基本クロックＣＫを
２つのラッチＩ、　　Ｉｔを用いてクロックＣＫの立ち
上がり、立ち下がりの論理積をとって図（ｂ）に示すよ
うにクロック１周期における′Ｈ″側のデユーティを２
５％とした基本クロックＣＫ’を出力するものである。

次に動作について第３図に示すタイミング図を基に説明
する。

■　クロックＣＫ’の立上りエツジで状態保持回路２が
状態Ｓ１の信号を取り込み出力する。

■　クロックＣＫ’が′Ｈ″の区間は第２の組合せ回路
３はディスエーブルの状態になっており、状態Ｓ１に対
応した出力０１を出力することはできない。

■　次にクロックＣＫ’が”Ｌ″°になり初めて第２の
組合せ回路３は出力０１を出力するが、従来に比へ基本
クロックの゛Ｈ″゛区間が短いため、第２の組合せ回路
３は従来に比べ早いタイミングで出力０１を出力する。

■　第１の組合せ回路１は入力信号と出力Ｓｌを基に次
の状態Ｓ２を作る。

■　次のクロックＣＫ’の立上りエツジで状態保持回路
２は状態Ｓ２を取り込む。

■　以後■〜■の繰り返し。

図かられかるように、基本クロックＣＫ’は１周期ＣＬ
Ｋ当たりの”Ｈ″側のデユーティが２５％になっている
ため、状態保持回路２の出力が確定してから第２の組合
せ回路３が処理を実行するまでのムダな時間は１／４Ｃ
ＬＫ−ｔ、と従来回路に比べ減少し、減少した分は状態
保持回路２が次のクロックＣＫ’の立上りエツジで、状
態Ｓ（ｎ＋１）を取り込むまでのデータのセットアツプ
時間ｔ、。に追加されているため、 ｔｓｕ＝３／４ＣＬＫ　　（ｔ＋　＋ｔ３）とマージン
を大きくすることができる。

このように本実施例によれば、基本クロック生成回路４
を設け、基本クロックのＨ”側のデユーティを２５％と
なるようにしたから、状態保持回路２出力が確定した後
、直ちにクロックＣＫ’が′Ｈ′”からＬ”に立ち下が
るため、第２の組合せ回路３が処理を実行するまでの時
間か短縮され、短縮された分の時間は、状態保持回路２
が次の状態Ｓ（ｎ＋１）を取り込むまでのデータのセッ
トアツプ時間ｔｓｕに加算されることとなり、回路の動
作マージンが大きくなり、高い周波数で動作させること
ができ、また組合せ回路１．　３を複雑な回路でもって
構成しても正常に動作させることができ、従って設計の
自由度が高いシーケンサ回路を得ることができる。

なお、上記実施例では基本クロック生成回路４での基本
クロックの“Ｈ”側のデユーティを２５％にした例を示
したが、デユーティはこれに限られるものではなく、要
は、状態保持回路２の出力か確定して第２の組合せ回路
３が処理をスタートするまでの時間〔クロック“′Ｈ′
°側のパルス幅−ｔ２〕と、状態保持回路２が次の状態
Ｓ（ｎ＋１）を取り込むデータのセットアツプ時間〔（
クロック゛Ｌ″側のパルス幅）　　　（ｔ＋＋ｔａ））
との関係が最適になるようにすればよい。

また、上記実施例では基本クロックのパＬ“側のデユー
ティを大きくしたものについて説明したか、状態保持回
路２がクロックの立ち下がりエツジで状態ｎを取込み、
立ち上がりエツジで第２の組み合わせ回路３が動作する
場合には、上記実施例とは逆に、”　Ｈ”側のデユーテ
ィを大きくすることで同様の効果を奏することができる
。

また、基本クロック生成回路４の構成は第２図に示した
ものに限られるものではなく、クロックの”Ｈ”、　　
゛Ｌ′°のデユーティを変えられるものであれば他のも
のであってもよい。

・〔発明の効果〕 以上のように、本発明に係るシーケンサ回路によれば、
回路を動作させる基本クロックの１周期における“Ｈ″
側あるいは“Ｌ”側の比率のいずれかを大きくするよう
にしたので、第２の組合せ回路が処理を実行し、状態保
持回路が動くまでの時間（セットアツプタイム）が増え
、動作マージン１大きくなり、その結果、高い周波数で
動作させることができ、また組合せ回路を複雑な回路で
もって構成しても正常に動作させることができ、従って
設計の自由度を向上させることができるという効果かあ
る。

【図面の簡単な説明】

第１図は本発明の一実施例によるシーケンサ回路のブロ
ック図、第２図は本発明の一実施例によるシーケンサ回
路の基本クロック生成回路の一例を示す回路図、第３図
は本発明の一実施例によるシーケンサ回路の動作を説明
するタイミング図、・第４図、第６図は従来のシーケン
サ回路のブロック図、第５図、第７図はそれぞれ第４図
、第６図の従来のシーケンサ回路の動作を説明するタイ
ミング図である。 １は第１の組合せ回路、２は状態保持回路、３は第２の
組合せ回路（信号処理回路）、４は基本クロック生成回
路（クロック発生手段）である。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）外部入力信号に応じて入力状態を所定時間保持し
   て出力する状態保持回路と、 該回路の出力を処理する信号処理手段とを有し、基本ク
   ロックに基づいて上記各回路を駆動制御して、上記外部
   入力信号に応じた一連の処理を行ない、その処理結果を
   順次出力するシーケンサ回路において、 上記基本クロックとして“Ｈ”幅と“Ｌ”幅の比率が異
   なるクロック信号を発生するクロック信号発生手段を設
   けたことを特徴とするシーケンサ回路装置。