JPH1022792A - マスタースレーブ型フリップフロップ回路 - Google Patents

Abstract

(57)【要約】 【課題】 論理回路に関し、誤動作の原因となり易いハ
ザードを発生させることなく、高速動作が可能なマスタ
ースレーブ型フリップフロップ回路を提供すること。 【解決手段】 マスターラッチ２０とマスターラッチ２
０に保持されたデータを受け取るスレーブラッチ３０と
の２段構成を有するマスタースレーブ型フリップフロッ
プ回路１０において、マスターラッチ２０に保持された
データとスレーブラッチ３０に保持されたデータとが入
力され、これらのデータに基づく論理演算結果がスレー
ブラッチ３０に入力されるように接続することで、同一
論理値間の遷移時に発生する短いパルスであるハザード
を防止するハザード防止回路１１を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明のマスタースレーブ型
フリップフロップ回路は、論理回路に関し、特に、マス
ターラッチとマスターラッチに保持されたデータを受け
取るスレーブラッチとの２段構成を有し、マスターラッ
チに保持されたデータとスレーブラッチに保持されたデ
ータとの論理演算結果に基づいて出力を生成するマスタ
ースレーブ型フリップフロップ回路に関する。

【０００２】

【従来の技術】従来この種のマスタースレーブ型フリッ
プフロップ回路としては、例えば、図４（ａ）または図
４（ｂ）に示すようなものがある。図４（ａ）では、マ
スターラッチ２およびスレーブラッチ３としてＳＲラッ
チを用いてマスタースレーブ型フリップフロップ回路１
を構成している。またマスタースレーブ型フリップフロ
ップ回路１は、クロックＣＫに同期して動作するマスタ
ーラッチ２とクロックＣＫの反転（即ち、否定論理信
号）に同期してマスターラッチ２に保持されたデータを
受け取るスレーブラッチ３との２段構成を有し、マスタ
ーラッチ２に保持されたデータとスレーブラッチ３に保
持されたデータとの論理演算結果に基づく出力Ｑを生成
するように接続されている。

【０００３】このようなマスタースレーブ型フリップフ
ロップ回路１においては、マスターラッチ２に保持され
たデータとこのデータの否定とが次段のスレーブラッチ
３に書き込れる。クロックＣＫ＝”Ｌ”のときには、マ
スターラッチ２に保持されたデータとこのデータの否定
が、ノア回路ａ，ｂを通って、ノア回路ｃ，ｄで構成さ
れるラッチに保持される。クロックＣＫ＝”Ｈ”となる
ときには、ノア回路ａ，ｂが閉じられるとともに、ノア
回路ｃ，ｄに保持されていたデータがノア回路ｅ，ｆと
通って、ノア回路ｇ，ｈで構成されるラッチに保持さ
れ、出力Ｑが決定される。このとき、クロックＣＫが入
力されて出力Ｑが生成されるまでの遅延時間は、出力Ｑ
がＨからＬに遷移するときにはノット回路ｉ→ノア回路
ｅ→ノア回路ｇの３段分の遅延時間となり、出力ＱがＬ
からＨに遷移するときはノット回路ｉ→ノア回路ｆ→ノ
ア回路ｈ→ノア回路ｇの４段分の遅延時間となる。

【０００４】図４（ｂ）は図４（ａ）の回路から、ノッ
ト回路ｊ、ノア回路ｂ、ノア回路ｆを取り去って、ノア
回路ｄ、ノア回路ｈの入力にクロックＣＫおよその反転
（即ち、否定論理信号）出力を各々接続した回路であ
る。この場合、クロックＣＫが入力されて出力Ｑが生成
されるまでの遅延時間は、出力ＱがＨからＬに遷移する
ときには、ノット回路ｋ→ノア回路ｌ→ノア回路ｍの３
段分の遅延時間となり、出力ＱがＬからＨに遷移すると
きには、ノア回路ｎ→ノア回路ｍの２段分の遅延時間と
なり、図４（ａ）の回路に比べて、遅延時間を小さくす
ることができ、高速な回路の設計に適している。

【０００５】しかしながら図４（ａ）の回路および図４
（ｂ）の回路では、図４（ｃ）に示すように、入力Ｄ、
出力Ｑが共に”Ｌ”の状態でクロックＣＫが立ち上がる
と、ノア回路ｍの入力Ａ１およびＡ２にノット回路ｋの
遅延時間分だけ同時に”Ｌ”になる瞬間があり、これが
出力Ｑに短い時間幅のパルス（このパルスをハザードと
呼ぶ）を発生させる。

【０００６】このようなハザードの発生は誤動作の原因
になる可能性が高いため、これを回避するために、図５
に示すようなラッチ回路が特開昭６２−２５８５１５に
公開されている。図５のラッチ回路９は、マスターフリ
ップフロップ４に保持されているデータＬ１およびスレ
ーブフリップフロップ５に保持されているデータＬ２を
入力に接続し、排他論理和演算の結果Ｘ−ＯＲをフリッ
プフロップ７のクロック入力端子ＣＫに入力するように
接続された排他的論理和回路３を有するラッチ回路であ
る。

【０００７】

【発明が解決しようとする課題】しかしながら、図４
（ａ）の回路および図４（ｂ）の回路では、誤動作の原
因になる可能性が高いハザードを発生させるという問題
点があった。また、ハザードの発生を回避する図５のラ
ッチ回路９は、フリップフロップ７を新たに設けること
によって、マスターフリップフロップ４とスレーブフリ
ップフロップ５論理回路の遅延時間に加えて最終段に設
けられたフリップフロップ７の遅延時間が新たに発生
し、また消費電力が増加するという問題点があった。

【０００８】本発明は、このような従来の問題点に着目
してなされたもので、誤動作の原因となり易いハザード
を発生させることなく、高速動作が可能なマスタースレ
ーブ型フリップフロップ回路を提供することを目的とし
ている。

【０００９】

【課題を解決するための手段】請求項１に記載の発明
は、マスターラッチ（２０）と当該マスターラッチ（２
０）に保持されたデータを受け取る第１スレーブラッチ
（３０）との２段構成を有するマスタースレーブ型フリ
ップフロップ回路（１０）において、前記マスターラッ
チ（２０）に保持されたデータと前記第１スレーブラッ
チ（３０）に保持されたデータとが入力され、これらの
データに基づく論理演算結果が前記第１スレーブラッチ
（３０）に入力されるように接続することで、同一論理
値間の遷移時に発生する短いパルスであるハザードを防
止する第１ハザード防止回路（１１）を有する、ことを
特徴とするマスタースレーブ型フリップフロップ回路
（１０）である。

【００１０】このような第１ハザード防止回路（１１）
を設けることにより、誤動作の原因となり易いハザード
を発生させることのないマスタースレーブ型フリップフ
ロップ回路（１０）を実現できる。請求項２に記載の発
明は、請求項１に記載のマスタースレーブ型フリップフ
ロップ回路（１０）において、前記マスターラッチ（２
０）に保持されたデータに代えて前記マスターラッチ
（２０）に入力されるデータ（Ｄ）が前記第１ハザード
防止回路（１１）に入力されるように接続された、こと
を特徴とするマスタースレーブ型フリップフロップ回路
（１０）である。

【００１１】このような第１ハザード防止回路（１１）
を設けることにより、誤動作の原因となり易いハザード
を発生させることのないマスタースレーブ型フリップフ
ロップ回路（１０）を実現できる。請求項３に記載の発
明は、請求項１に記載のマスタースレーブ型フリップフ
ロップ回路（１０）において、マスターラッチ（２０）
と当該マスターラッチ（２０）に保持されたデータの否
定を受け取る第２スレーブラッチ（４０）との２段構成
を有し、当該マスターラッチ（２０）に保持されたデー
タの否定と当該マスターラッチに保持されたデータとの
論理演算結果に基づく第２出力（ＸＱ）を生成するマス
タースレーブ型フリップフロップ回路（１０）おいて、
前記マスターラッチ（２０）に保持されたデータの否定
と前記第２スレーブラッチ（４０）に保持されたデータ
とが入力され、これらのデータに基づく論理演算結果が
前記第２スレーブラッチ（４０）に入力されるように接
続することで、同一論理値間の遷移時に発生する短いパ
ルスであるハザードを防止する第２ハザード防止回路
（１２）を有する、ことを特徴とするマスタースレーブ
型フリップフロップ回路（１０）である。

【００１２】第１ハザード防止回路（１１）に加えてこ
のような第２ハザード防止回路（１２）を設けることに
より、誤動作の原因となり易いハザードを発生させるこ
となく、さらに消費電力を増加させることなく高速動作
が可能なマスタースレーブ型フリップフロップ回路（１
０）を実現できる。

【００１３】請求項４に記載の発明は、請求項３に記載
のマスタースレーブ型フリップフロップ回路（１０）に
おいて、前記マスターラッチ（２０）に保持されたデー
タに代えて前記マスターラッチ（２０）に入力されるデ
ータ（Ｄ）が前記第１ハザード防止回路（１１）に入力
されるように接続され、前記マスターラッチ（２０）に
保持されたデータの否定に代えて前記マスターラッチ
（２０）に入力されるデータ（Ｄ）の否定が前記第２ハ
ザード防止回路（１２）に入力されるように接続され
た、ことを特徴とするマスタースレーブ型フリップフロ
ップ回路（１０）である。

【００１４】このような第１ハザード防止回路（１１）
および第２ハザード防止回路（１２）を設けることによ
り、誤動作の原因となり易いハザードを発生させること
なく、さらに消費電力を増加させることなく高速動作が
可能なマスタースレーブ型フリップフロップ回路（１
０）を実現できる。

【００１５】請求項５に記載の発明は、請求項１乃至４
のいずれか一項に記載のマスタースレーブ型フリップフ
ロップ回路（１０）において、前記マスターラッチ（２
０）の出力を前記第１スレーブラッチ（３０）に直接入
力するように接続された２段構成を有し、前記マスター
ラッチ（２０）の出力の否定を前記第２スレーブラッチ
（４０）に直接入力するように接続された２段構成を有
する、ことを特徴とするマスタースレーブ型フリップフ
ロップ回路（１０）である。

【００１６】このような第１ハザード防止回路（１１）
および第２ハザード防止回路（１２）を設けることによ
り、誤動作の原因となり易いハザードを発生させること
なく、さらに消費電力を増加させることなく高速動作が
可能なマスタースレーブ型フリップフロップ回路（１
０）を実現できる。

【００１７】請求項６に記載の発明は、請求項１乃至５
のいずれか一項に記載のマスタースレーブ型フリップフ
ロップ回路（１０）において、前記マスターラッチ（２
０）、前記第１スレーブラッチ（３０）、前記第１ハザ
ード防止回路（１１）、前記第２スレーブラッチ（４
０）、第２ハザード防止回路（１２）の各々をノア回路
を用いて構成したことを特徴とするマスタースレーブ型
フリップフロップ回路（１０）である。

【００１８】これにより、高密度に集積されたマスター
スレーブ型フリップフロップ回路（１０）を実現でき
る。請求項７に記載の発明は、請求項１乃至５のいずれ
か一項に記載のマスタースレーブ型フリップフロップ回
路（１０）において、前記マスターラッチ（２０）、前
記第１スレーブラッチ（３０）、前記第１ハザード防止
回路（１１）、前記第２スレーブラッチ（４０）、第２
ハザード防止回路（１２）の各々をナンド回路を用いて
構成したことを特徴とするマスタースレーブ型フリップ
フロップ回路（１０）である。

【００１９】これにより、高密度に集積されたマスター
スレーブ型スレーブラッチ回路（１０）を実現できる。

【００２０】

【発明の実施の形態】以下、図面に基づき本発明の各種
実施形態を説明する。図１（ａ）は本発明の第１の実施
形態のマスタースレーブ型フリップフロップ回路１０を
示す回路図であり、図１（ｂ）は図１（ａ）の回路のタ
イミングチャートである。

【００２１】第１の実施形態のマスタースレーブ型フリ
ップフロップ回路１０は、マスターラッチ２０、第１ス
レーブラッチ３０、および第１ハザード防止回路１１を
有し、クロックＣＫに同期して動作するマスターラッチ
２０とクロックＣＫの反転に同期してマスターラッチ２
０に保持されたデータを受け取る第１スレーブラッチ３
０との２段構成を有し、マスターラッチ２０に保持され
たデータとスレーブラッチに保持されたデータとの論理
演算結果に基づく第１出力Ｑを生成するマスタースレー
ブ型フリップフロップ回路１０である。

【００２２】マスターラッチ２０と第１スレーブラッチ
３０とには逆相のクロックＣＫが与えられており、この
クロックＣＫによってマスターラッチ２０と第１スレー
ブラッチ３０とは分離されることになる。則ち、マスタ
ーラッチ２０はクロックＣＫが加えられたときに動作状
態となりデータＤを取り込み、第１スレーブラッチ３０
はクロックＣＫの反転が加えられたときに動作状態とな
りマスターラッチ２０に保持されたデータを取り込み第
１出力Ｑを変化させる。

【００２３】本実施形態では、ゲート３０１〜３０６、
マスターラッチ２０、第１スレーブラッチ３０、第１ハ
ザード防止回路１１、第２スレーブラッチ４０の各々を
ノア回路を用いて構成している。またゲート３０７，３
０８はノット回路である。このようなマスタースレーブ
型フリップフロップ回路１０において、図１（ｂ）に示
すように、マスターラッチ２０に保持されているデータ
またはスレーブラッチ３０に保持されているデータの何
れかが”Ｈ”であれば、第１ハザード防止回路１１の出
力は”Ｌ”になるので、ノア回路３０１には影響を与え
ずに、マスタースレーブ型フリップフロップ回路１０と
して動作を行うことができる。このとき、ノア回路３０
１の出力（即ち、第１出力Ｑ）と第１ハザード防止回路
１１の入力を接続している配線を十分短くすれば、遅延
時間の増加を低減することができる。またマスターラッ
チ２０およびスレーブラッチ３０に保持されているデー
タが何れも”Ｌ”のときには、第１ハザード防止回路１
１の出力は”Ｈ”になり、この信号が出力を”Ｌ”に固
定することになるので、ノア回路３０１に入力されるＡ
１およびＡ２が同時に”Ｌ”に遷移したとしても、第１
出力Ｑにハザードが発生することはない。

【００２４】このように、各回路を共通の論理回路を用
いて構成することにより、高密度に集積されたマスター
スレーブ型フリップフロップ回路１０を実現できる。第
１の実施形態のマスタースレーブ型フリップフロップ回
路１０に設けられた第１ハザード防止回路１１は、同一
論理値間の遷移（具体的には、Ｈ→Ｈ又はＬ→Ｌ）時に
発生する短いパルスであるハザードを防止するものにお
いて、マスターラッチ２０に保持されたデータと第１ス
レーブラッチ３０に保持されたデータとが入力され、こ
れらのデータに基づく論理演算結果が第１スレーブラッ
チ３０に入力されるように接続されている。

【００２５】このような第１ハザード防止回路１１を設
けることにより、誤動作の原因となり易いハザードを発
生させることのないマスタースレーブ型フリップフロッ
プ回路１０を実現できる。なお、第１の実施形態は、マ
スターラッチ２０に保持されたデータに代えてマスター
ラッチ２０に入力されるデータＤが第１ハザード防止回
路１１に入力されるように接続されても同様の機能を有
する。

【００２６】このような第１ハザード防止回路１１を設
けることにより、誤動作の原因となり易いハザードを発
生させることのないマスタースレーブ型フリップフロッ
プ回路１０を実現できる。図２は本発明の第２の実施形
態のマスタースレーブ型フリップフロップ回路１０を示
す回路図である。なお、第１の実施形態において既に記
述したものと同一の部分については、同一符号を付し、
重複した説明は省略する。

【００２７】第２の実施形態のマスタースレーブ型フリ
ップフロップ回路１０は、図１に示すように、マスター
ラッチ２０、第１スレーブラッチ３０、第２スレーブラ
ッチ４０、第１ハザード防止回路１１、および第２ハザ
ード防止回路１２を有し、クロックＣＫに同期して動作
するマスターラッチ２０とクロックＣＫの反転に同期し
てマスターラッチ２０に保持されたデータの否定を受け
取る第２スレーブラッチ４０との２段構成を有し、マス
ターラッチ２０に保持されたデータの否定とスレーブラ
ッチに保持されたデータとの論理演算結果に基づく第２
出力ＸＱを生成するマスタースレーブ型フリップフロッ
プ回路１０である。ゲート数を減らすため、図１のノア
回路３０２，３０３を共通化した回路構成となってい
る。

【００２８】マスターラッチ２０と第１スレーブラッチ
３０と第２スレーブラッチ４０とには逆相のクロックＣ
Ｋが与えられており、このクロックＣＫによってマスタ
ーラッチ２０と第１スレーブラッチ３０および第２スレ
ーブラッチ４０とは分離されることになる。即ち、マス
ターラッチ２０はクロックＣＫが加えられたときに動作
状態となりデータＤを取り込み、第１スレーブラッチ３
０はクロックＣＫの反転が加えられたときに動作状態と
なりマスターラッチ２０に保持されたデータを取り込み
第１出力Ｑを変化させ、第２スレーブラッチ４０はクロ
ックＣＫの反転が加えられたときに動作状態となりマス
ターラッチ２０に保持されたデータの否定を取り込み第
２出力ＸＱを変化させる。

【００２９】本実施形態では、ゲート３０１〜３０６、
ゲート３０９，３１０、マスタースレーブ型フリップフ
ロップ回路１０において、マスターラッチ２０、第１ス
レーブラッチ３０、第１ハザード防止回路１１、第２ス
レーブラッチ４０、第２ハザード防止回路１２の各々を
ノア回路を用いて構成している。またゲート３１１，３
１２はノット回路である。

【００３０】このようなマスタースレーブ型フリップフ
ロップ回路１０において、マスターラッチ２０に保持さ
れているデータの否定またはスレーブラッチ３０に保持
されているデータの否定の何れかが”Ｈ”であれば第２
ハザード防止回路１２の出力は”Ｌ”になるので、ノア
回路３１０には影響を与えずに、マスタースレーブ型フ
リップフロップ回路１０として動作を行うことができ
る。このとき、ノア回路３１０の出力（即ち、第２出力
ＸＱ）と第２ハザード防止回路１２の入力を接続してい
る配線を十分短くすれば、遅延時間の増加を低減するこ
とができる。またマスターラッチ２０およびスレーブラ
ッチ３０に保持されているデータが何れも”Ｌ”のとき
には、第２ハザード防止回路１２の出力は”Ｈ”にな
り、この信号が出力を”Ｌ”に固定することになるの
で、ノア回路３１０に入力されるＡ１およびＡ２が同時
に”Ｌ”に遷移したとしても、第２出力Ｑにハザードが
発生することはない。

【００３１】このように、各回路を共通の論理回路を用
いて構成することにより、高密度に集積されたマスター
スレーブ型フリップフロップ回路１０を実現できる。第
２の実施形態のマスタースレーブ型フリップフロップ回
路１０に設けられた第２ハザード防止回路１２は、同一
論理値間の遷移（具体的には、Ｈ→Ｈ又はＬ→Ｌ）時に
発生する短いパルスであるハザードを防止するものにお
いて、マスターラッチ２０に保持されたデータの否定と
第２スレーブラッチ４０に保持されたデータとが入力さ
れ、これらのデータに基づく論理演算結果が第２スレー
ブラッチ４０に入力されるように接続されている。

【００３２】第１ハザード防止回路１１に加えてこのよ
うな第２ハザード防止回路１２を設けることにより、誤
動作の原因となり易いハザードを発生させることなく、
さらに消費電力を増加させることなく高速動作が可能な
マスタースレーブ型フリップフロップ回路１０を実現で
きる。

【００３３】なお、第２の実施形態は、マスターラッチ
２０に保持されたデータに代えてマスターラッチ２０に
入力されるデータＤが第１ハザード防止回路１１に入力
されるように接続されマスターラッチ２０に保持された
データの否定に代えてマスターラッチ２０に入力される
データＤの否定が第２ハザード防止回路１２に入力され
るように接続されても同様の機能を有する。また第２の
各実施形態は、マスターラッチ２０の出力を第１スレー
ブラッチ３０に直接入力するように接続しマスターラッ
チ２０の出力の否定を第２スレーブラッチ４０に直接入
力するように接続するようにしても同様の機能を有す
る。これにより、誤動作の原因となり易いハザードを発
生させることなく、さらに消費電力を増加させることな
く高速動作が可能なマスタースレーブ型フリップフロッ
プ回路１０を実現できる。

【００３４】図３（ａ）は本発明の第三の実施形態のマ
スタースレーブ型フリップフロップ回路１０を示す回路
図であり、図３（ｂ）は図３（ａ）の回路のタイミング
チャートである。なお、第１の実施形態または第２の実
施形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。

【００３５】本実施形態では、マスターラッチ２０、第
１スレーブラッチ３０、第１ハザード防止回路１１、第
２スレーブラッチ４０の各々をノア回路に代えてナンド
回路を用いて構成している。このように、各回路を共通
の論理回路を用いて構成することにより、高密度に集積
されたマスタースレーブ型フリップフロップ回路１０を
実現できる。

【００３６】以上説明したように本発明の各実施形態に
よれば、誤動作の原因となり易いハザードを発生させる
ことなく、さらに消費電力を増加させることなく高速動
作が可能なマスタースレーブ型フリップフロップ回路１
０を実現できる。

【００３７】

【発明の効果】請求項１または請求項２に記載の発明に
よれば、第１ハザード防止回路を設けることにより、誤
動作の原因となり易いハザードを発生させることのない
マスタースレーブ型フリップフロップ回路を実現でき
る。

【００３８】請求項３乃至請求項５に記載の発明によれ
ば、第１ハザード防止回路に加えてこのような第２ハザ
ード防止回路を設けることにより、誤動作の原因となり
易いハザードを発生させることなく、さらに消費電力を
増加させることなく高速動作が可能なマスタースレーブ
型フリップフロップ回路を実現できる。

【００３９】請求項６または請求項７に記載の発明によ
れば、高密度に集積されたマスタースレーブ型フリップ
フロップ回路を実現できる。

【図面の簡単な説明】

【図１】図１（ａ）は本発明の第１の実施形態のマスタ
ースレーブ型フリップフロップ回路を示す回路図であ
り、図１（ｂ）は図１（ａ）の回路のタイミングチャー
トである。

【図２】本発明の第２の実施形態のマスタースレーブ型
フリップフロップ回路を示す回路図である。

【図３】図３（ａ）は本発明の第三の実施形態のマスタ
ースレーブ型フリップフロップ回路を示す回路図であ
り、図３（ｂ）は図３（ａ）の回路のタイミングチャー
トである。

【図４】図４（ａ）および図４（ｂ）は第１の従来技術
のマスタースレーブ型フリップフロップ回路を示す回路
図であり、図４（ｃ）は図４（ｂ）の回路のタイミング
チャートである。

【図５】第２の従来技術のマスタースレーブ型フリップ
フロップ回路を示す回路図である。

【符号の説明】

１０ マスタースレーブ型フリップフロップ回路 １１ 第１ハザード防止回路 １２ 第２ハザード防止回路 ２０ マスターラッチ ３０ 第１スレーブラッチ ４０ 第２スレーブラッチ ＣＫ クロック Ｄ マスターラッチに入力されるデータ Ｑ 第１出力 ＸＱ 第２出力

Claims (7)

【特許請求の範囲】
1. 【請求項１】 マスターラッチと当該マスターラッチに
   保持されたデータを受け取る第１スレーブラッチとの２
   段構成を有するマスタースレーブ型フリップフロップ回
   路において、 前記マスターラッチに保持されたデータと前記第１スレ
   ーブラッチに保持されたデータとが入力され、これらの
   データに基づく論理演算結果が前記第１スレーブラッチ
   に入力されるように接続することで、同一論理値間の遷
   移時に発生する短いパルスであるハザードを防止する第
   １ハザード防止回路を有する、 ことを特徴とするマスタースレーブ型フリップフロップ
   回路。
2. 【請求項２】 前記マスターラッチに保持されたデータ
   に代えて前記マスターラッチに入力されるデータが前記
   第１ハザード防止回路に入力されるように接続された、 ことを特徴とする請求項１に記載のマスタースレーブ型
   フリップフロップ回路。
3. 【請求項３】 マスターラッチと当該マスターラッチに
   保持されたデータの否定を受け取る第２スレーブラッチ
   との２段構成を有し、当該マスターラッチに保持された
   データの否定と当該スレーブラッチに保持されたデータ
   との論理演算結果に基づく第２出力を生成するマスター
   スレーブ型フリップフロップ回路において、 前記マスターラッチに保持されたデータの否定と前記体
   ２スレーブラッチに保持されたデータとが入力され、こ
   れらのデータに基づく論理演算結果が前記第２スレーブ
   ラッチに入力されるように接続することで、同一論理値
   間の遷移時に発生する短いパルスであるハザードを防止
   する第２ハザード防止回路を有する、 ことを特徴とする請求項１に記載のマスタースレーブ型
   フリップフロップ回路。
4. 【請求項４】 前記マスターラッチに保持されたデータ
   に代えて前記マスターラッチに入力されるデータが前記
   第１ハザード防止回路に入力されるように接続され、 前記マスターラッチに保持されたデータの否定に代えて
   前記マスターラッチに入力されるデータの否定が前記第
   ２ハザード防止回路に入力されるように接続された、 ことを特徴とする請求項３に記載のマスタースレーブ型
   フリップフロップ回路。
5. 【請求項５】 前記マスターラッチの出力を前記第１ス
   レーブラッチに直接入力するように接続された２段構成
   を有し、 前記マスターラッチの出力の否定を前記第２スレーブラ
   ッチに直接入力するように接続された２段構成を有す
   る、 ことを特徴とする請求項１乃至４のいずれか一項に記載
   のマスタースレーブ型フリップフロップ回路。
6. 【請求項６】 前記マスターラッチ、前記第１スレーブ
   ラッチ、前記第１ハザード防止回路、前記第２スレーブ
   ラッチ、第２ハザード防止回路の各々をノア回路を用い
   て構成したことを特徴とする請求項１乃至５のいずれか
   一項に記載のマスタースレーブ型フリップフロップ回
   路。
7. 【請求項７】 前記マスターラッチ、前記第１スレーブ
   ラッチ、前記第１ハザード防止回路、前記第２スレーブ
   ラッチ、第２ハザード防止回路の各々をナンド回路を用
   いて構成したことを特徴とする請求項１乃至５のいずれ
   か一項に記載のマスタースレーブ型フリップフロップ回
   路。