JPH04188961A - 位相可変型位相同期回路 - Google Patents
位相可変型位相同期回路Info
- Publication number
- JPH04188961A JPH04188961A JP31748790A JP31748790A JPH04188961A JP H04188961 A JPH04188961 A JP H04188961A JP 31748790 A JP31748790 A JP 31748790A JP 31748790 A JP31748790 A JP 31748790A JP H04188961 A JPH04188961 A JP H04188961A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock pulse
- frequency
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、位相同期回路に関し、特に入力同期信号との
位相を任意に変化させた同期信号を出力可能とした位相
同期回路に関する。
位相を任意に変化させた同期信号を出力可能とした位相
同期回路に関する。
現在、ハイビジラン放送に関しては実験放送が行われて
いる最中であり、この放送を受信するためのハイビジョ
ン信号再生用モニター等の機器の開発が進められており
、家庭用にこのハイビジョン信号再生用モニターを普及
させるためには調整の容易な使いやすい機器を開発する
ことが求められている。
いる最中であり、この放送を受信するためのハイビジョ
ン信号再生用モニター等の機器の開発が進められており
、家庭用にこのハイビジョン信号再生用モニターを普及
させるためには調整の容易な使いやすい機器を開発する
ことが求められている。
［従来の技術］
ハイビジョン信号再生用モニターにおいては、ＭＵＳＥ
デコーダでデコードされたＲＣ，Ｂの映像信号と、ＭＵ
ＳＥデコーダの内部で発生させた前記映像信号を同期さ
せるための同期信号は別々に分離されて入力されるよう
になっている。
デコーダでデコードされたＲＣ，Ｂの映像信号と、ＭＵ
ＳＥデコーダの内部で発生させた前記映像信号を同期さ
せるための同期信号は別々に分離されて入力されるよう
になっている。
第４図は映像信号波形図であり、同図に示すように水平
帰線消去期間の略中央から水平同期信号の位相がずれ、
バックポーチの方に偏った場合は第５図に示すように画
像が中央から左側に偏って表示され、また、水平同期信
号の位相がずれフロントポーチの方に偏った場合は、画
像が中央から右側に偏って表示される。
帰線消去期間の略中央から水平同期信号の位相がずれ、
バックポーチの方に偏った場合は第５図に示すように画
像が中央から左側に偏って表示され、また、水平同期信
号の位相がずれフロントポーチの方に偏った場合は、画
像が中央から右側に偏って表示される。
このような場合、従来はワンジットマルチバイブレータ
を使用して水平同期信号の位相を遅延させ、映像の表示
位置を調整するようにしていた。
を使用して水平同期信号の位相を遅延させ、映像の表示
位置を調整するようにしていた。
従って、ワンジットマルチバイブレータを使用して水平
同期信号の位相を遅延させる方法では、遅延させること
はできても進めることはできないし、また、遅延量はワ
ンジットマルチバイブレータに使用するタイミング回路
の時定数に拘束されているため、任意の遅延量を得るこ
とは不可能であり、水平同期信号の位相を細かく制御す
ることはできないといった問題点があった。
同期信号の位相を遅延させる方法では、遅延させること
はできても進めることはできないし、また、遅延量はワ
ンジットマルチバイブレータに使用するタイミング回路
の時定数に拘束されているため、任意の遅延量を得るこ
とは不可能であり、水平同期信号の位相を細かく制御す
ることはできないといった問題点があった。
本発明は、入力同期信号に対して任意の位相差の同期信
号を発生させることを目的とする。
号を発生させることを目的とする。
第１図は本発明の位相可変型位相同期回路の原理説明用
電気回路ブロック図であり、同図に示すように、入力同
期信号とシフトレジスタ６から出力されるクロックパル
スとの位相差を検出して検出信号を出力する位相比較器
２と、同位相比較器２から出力される検出信号の不要成
分を除去して出力するフィルタ回路３と、同フィルタ回
路３からの出力により発振周波数を変化させてクロック
パルスを出力する電圧制御発振器４と、同電圧制御発振
器４から出力されるクロックパルスを分周して第１の周
波数のクロックパルスと第２の周波数のクロックパルス
を出力する分周器５と、同分周器５から加えられた前記
第１の周波数のクロックパルスで回路を動作させて前記
第２の周波数のクロックパルスの位相を遅延させて出力
する前記シフトレジスタ６からなり、前記分周器５から
前記入力同期信号に対して位相を変化させたクロックパ
ルスとして、前記第２の周波数のクロックパルスを出力
するようにしている。
電気回路ブロック図であり、同図に示すように、入力同
期信号とシフトレジスタ６から出力されるクロックパル
スとの位相差を検出して検出信号を出力する位相比較器
２と、同位相比較器２から出力される検出信号の不要成
分を除去して出力するフィルタ回路３と、同フィルタ回
路３からの出力により発振周波数を変化させてクロック
パルスを出力する電圧制御発振器４と、同電圧制御発振
器４から出力されるクロックパルスを分周して第１の周
波数のクロックパルスと第２の周波数のクロックパルス
を出力する分周器５と、同分周器５から加えられた前記
第１の周波数のクロックパルスで回路を動作させて前記
第２の周波数のクロックパルスの位相を遅延させて出力
する前記シフトレジスタ６からなり、前記分周器５から
前記入力同期信号に対して位相を変化させたクロックパ
ルスとして、前記第２の周波数のクロックパルスを出力
するようにしている。
本発明は上記した構成により、入力同期信号に対して位
相を変化させたクロックパルスが出力されるようにして
いる。
相を変化させたクロックパルスが出力されるようにして
いる。
第３図は本発明の一実施例を示す位相可変型位相同期回
路の動作説明用波形図であり、シフトレジスタ６に入力
される第１の周波数のクロックパルスの周期をＴとし、
使用するシフトレジスタ６の段数をＮとすると、分周器
５から出力される第２の周波数のクロックパルスの出力
波形Ｃよりｔ−ＮＴだけ位相を遅延させた比較波形Ｂが
シフトレジスタ６から出力され、位相比較器２に比較信
号として入力される。
路の動作説明用波形図であり、シフトレジスタ６に入力
される第１の周波数のクロックパルスの周期をＴとし、
使用するシフトレジスタ６の段数をＮとすると、分周器
５から出力される第２の周波数のクロックパルスの出力
波形Ｃよりｔ−ＮＴだけ位相を遅延させた比較波形Ｂが
シフトレジスタ６から出力され、位相比較器２に比較信
号として入力される。
位相比較器２で入力同期信号波形Ａと比較波形Ｂとの位
相が同期した状態となると、第３図に示すように両信号
波形の立ち下がり部分が合致した状態となり、入力同期
信号波形Ａに対してＮＴだけ位相を進ました出力波形Ｃ
が分周器５から得られるようになる。
相が同期した状態となると、第３図に示すように両信号
波形の立ち下がり部分が合致した状態となり、入力同期
信号波形Ａに対してＮＴだけ位相を進ました出力波形Ｃ
が分周器５から得られるようになる。
第４図に示す水平同期信号の代わりに分周器５から出力
される出力波形Ｃのクロックパルスを使用し、同タロツ
クパルスの立ち下がりの部分で映像信号に対する水平同
期をとるようにし、シフトレジスタ６の段数をＮを制御
するようにすれば、第５図に示す画像表示の左右に表れ
る帰線消去期間の幅を任意に調整することができ、左右
の帰線消去期間の幅を同一にすることも、また、画像の
表示位置を一方に寄せて、帰線消去期間の幅を他方に寄
せることもできる。
される出力波形Ｃのクロックパルスを使用し、同タロツ
クパルスの立ち下がりの部分で映像信号に対する水平同
期をとるようにし、シフトレジスタ６の段数をＮを制御
するようにすれば、第５図に示す画像表示の左右に表れ
る帰線消去期間の幅を任意に調整することができ、左右
の帰線消去期間の幅を同一にすることも、また、画像の
表示位置を一方に寄せて、帰線消去期間の幅を他方に寄
せることもできる。
第２図は本発明の一実施例を示す位相可変型位相同期回
路の電気回路ブロック図であり、同図に示すように、入
力端子ｌを介してハイビジョン信号の３３．７５ＫＨｚ
の水平同期信号が入力されており、同水平同期信号と比
較信号としてシフトレジスタ６から出力されるクロック
パルスが位相比較器２に入力されており、同位相比較器
２で両人力信号の位相差を検出して検出信号をフィルタ
回路３に入力しており、同フィルタ回路３で検出信号に
含まれている不要な高周波成分を除去して電圧制御発振
器４に入力している。
路の電気回路ブロック図であり、同図に示すように、入
力端子ｌを介してハイビジョン信号の３３．７５ＫＨｚ
の水平同期信号が入力されており、同水平同期信号と比
較信号としてシフトレジスタ６から出力されるクロック
パルスが位相比較器２に入力されており、同位相比較器
２で両人力信号の位相差を検出して検出信号をフィルタ
回路３に入力しており、同フィルタ回路３で検出信号に
含まれている不要な高周波成分を除去して電圧制御発振
器４に入力している。
電圧制御発振器４は例えば１７．２８ＫＨｚのクロック
パルスが発生するようにし、同タロツクパルスを分周器
５に入力し、同分周器５で１７゜２８ＫＨｚのクロック
パルスを４分周して４．３２ＭＨｚのクロックパルスを
発生させてシフトレジスタ６に入力し、同４．３２ＭＨ
ｚのクロックパルスでシフトレジスタ６を動作させるよ
うにしている。
パルスが発生するようにし、同タロツクパルスを分周器
５に入力し、同分周器５で１７゜２８ＫＨｚのクロック
パルスを４分周して４．３２ＭＨｚのクロックパルスを
発生させてシフトレジスタ６に入力し、同４．３２ＭＨ
ｚのクロックパルスでシフトレジスタ６を動作させるよ
うにしている。
さらに、前記分周器５で４．３２ＭＨｚのクロックパル
スを１２８分周して３３．１５ＫＨｚのクロックパルス
を発生させ、シフトレジスタ６に入力するようにしてい
る０例えば、シフトレジスタ６として１２８段のものを
使用し、同シフトレジスタ６で入力された３３．７５Ｋ
Ｈｚのクロックパルスを遅延させて出力し、前記位相比
較器２に比較信号として入力するようにしている。
スを１２８分周して３３．１５ＫＨｚのクロックパルス
を発生させ、シフトレジスタ６に入力するようにしてい
る０例えば、シフトレジスタ６として１２８段のものを
使用し、同シフトレジスタ６で入力された３３．７５Ｋ
Ｈｚのクロックパルスを遅延させて出力し、前記位相比
較器２に比較信号として入力するようにしている。
第３図は本発明の一実施例を示す位相可変型位相同期回
路の動作説明用波形図であり、入力された水平同期信号
と比較信号との位相が同期した状態になると、第３図に
示すように入力同期信号波形Ａと比較信号波形Ｂとの波
形の立ち下がりが合致した状態となる。
路の動作説明用波形図であり、入力された水平同期信号
と比較信号との位相が同期した状態になると、第３図に
示すように入力同期信号波形Ａと比較信号波形Ｂとの波
形の立ち下がりが合致した状態となる。
第２図ではシフトレジスタ６として１２８段のものを使
用し、クロックパルスとして４．３２ＭＨｚのものを使
用しているため、シフトレジスタ単位クロックパルスの
周期は ＃２３１ （ｎＳ） ４．３２Ｘ１０’ 全遅延時間ｔは ２３１ （ｎＳ）Ｘ１２８！ｑ２９．５（＃Ｓ ）分
周器５から出力される３３．７５ＫＨ２のクロックパル
スを位相同期回路からの出力として出力端子７に供給し
ており、従って、第３図に示す出力波形Ｃを入力同期信
号波形Ａより最大２９゜５（μＳ ）だけ位相を進ませ
ることができる。
用し、クロックパルスとして４．３２ＭＨｚのものを使
用しているため、シフトレジスタ単位クロックパルスの
周期は ＃２３１ （ｎＳ） ４．３２Ｘ１０’ 全遅延時間ｔは ２３１ （ｎＳ）Ｘ１２８！ｑ２９．５（＃Ｓ ）分
周器５から出力される３３．７５ＫＨ２のクロックパル
スを位相同期回路からの出力として出力端子７に供給し
ており、従って、第３図に示す出力波形Ｃを入力同期信
号波形Ａより最大２９゜５（μＳ ）だけ位相を進ませ
ることができる。
ハイビジラン信号の水平同期信号は３３．７５ＫＨｚを
使用しており、１水平周期は略２９．６３μｓとなり、
従って、制御器１１を操作することにより操作信号をマ
イコン１０に人力し、同マイコン１０から７ビツトの制
御信号を出力して１２８段のシフトレジスタの動作を制
御することにより、出力波形Ｃを１水平周期内で２３１
（ｎＳ）単位で位相調整をすることが可能となる。
使用しており、１水平周期は略２９．６３μｓとなり、
従って、制御器１１を操作することにより操作信号をマ
イコン１０に人力し、同マイコン１０から７ビツトの制
御信号を出力して１２８段のシフトレジスタの動作を制
御することにより、出力波形Ｃを１水平周期内で２３１
（ｎＳ）単位で位相調整をすることが可能となる。
以上説明したように、本発明によれば、人力同期信号に
対する位相差を調整可能とした同期信号を発生させるこ
とができ、同同期信号を水平同期信号として使用し映像
信号を同期させるようにすれば、画像表示の左右に表れ
る帰線消去期間の幅を制御して画像の水平方向の表示位
置を調整することができ、ハイビジ町ン信号再生用モニ
ターの性能向上に寄与するところが大きい。
対する位相差を調整可能とした同期信号を発生させるこ
とができ、同同期信号を水平同期信号として使用し映像
信号を同期させるようにすれば、画像表示の左右に表れ
る帰線消去期間の幅を制御して画像の水平方向の表示位
置を調整することができ、ハイビジ町ン信号再生用モニ
ターの性能向上に寄与するところが大きい。
第１図は本発明の位相可変型位相同期回路の原理説明用
電気回路ブロック図、第２図は本発明の一実施例を示す
位相可変型位相同期回路の電気回路ブロック図、第３図
は同上の回路の動作説明用波形図、第４図は映像信号波
形図、第５図は第４図の映像信号による表示西面の説明
図である。 ｌ−・入力端子、２− 位相比較器、３− フィルタ回
路、４− 電圧制御発振器、５−・−分周器、６− シ
フトレジスタ、７− 出力端子、１０−・マイコン、１
１− 制御器。 特許出願人 株式会社富士通ゼネラル 第１図 第４図 第５図
電気回路ブロック図、第２図は本発明の一実施例を示す
位相可変型位相同期回路の電気回路ブロック図、第３図
は同上の回路の動作説明用波形図、第４図は映像信号波
形図、第５図は第４図の映像信号による表示西面の説明
図である。 ｌ−・入力端子、２− 位相比較器、３− フィルタ回
路、４− 電圧制御発振器、５−・−分周器、６− シ
フトレジスタ、７− 出力端子、１０−・マイコン、１
１− 制御器。 特許出願人 株式会社富士通ゼネラル 第１図 第４図 第５図
Claims (1)
- （１）入力同期信号とシフトレジスタから出力されるク
ロックパルスとの位相差を検出して検出信号を出力する
位相比較器と、同位相比較器から出力される検出信号の
不要成分を除去して出力するフィルタ回路と、同フィル
タ回路からの出力により発振周波数を変化させてクロッ
クパルスを出力する電圧制御発振器と、同電圧制御発振
器から出力されるクロックパルスを分周して第１の周波
数のクロックパルスと第２の周波数のクロックパルスを
出力する分周器と、同分周器から加えられた前記第１の
周波数のクロックパルスで回路を動作させて前記第２の
周波数のクロックパルスの位相を遅延させて出力する前
記シフトレジスタからなり、前記分周器から前記入力同
期信号に対して位相を変化させたクロックパルスを出力
することを特徴とする位相可変型位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31748790A JPH04188961A (ja) | 1990-11-21 | 1990-11-21 | 位相可変型位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31748790A JPH04188961A (ja) | 1990-11-21 | 1990-11-21 | 位相可変型位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188961A true JPH04188961A (ja) | 1992-07-07 |
Family
ID=18088780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31748790A Pending JPH04188961A (ja) | 1990-11-21 | 1990-11-21 | 位相可変型位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04188961A (ja) |
-
1990
- 1990-11-21 JP JP31748790A patent/JPH04188961A/ja active Pending
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