JPH04192040A - デバッグ装置 - Google Patents
デバッグ装置Info
- Publication number
- JPH04192040A JPH04192040A JP2326557A JP32655790A JPH04192040A JP H04192040 A JPH04192040 A JP H04192040A JP 2326557 A JP2326557 A JP 2326557A JP 32655790 A JP32655790 A JP 32655790A JP H04192040 A JPH04192040 A JP H04192040A
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- JP
- Japan
- Prior art keywords
- memory
- data
- written
- copy
- digital circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）産業上の利用分野
この発明は、メモリを含むディジタル回路において動作
状態を確認し、エラーの有無およびエラーの発生場所を
発見、するデバッグ装置に関する。
状態を確認し、エラーの有無およびエラーの発生場所を
発見、するデバッグ装置に関する。
（′ｂ）従来の技術
ディジタル回路のデバッグ方法として従来より、メモリ
のテストプログラムを作成し、このテストプログラムを
実行することによって不良箇所がアドレスバス、データ
バスおよび制御バスの何れにあるかの切り分けを行い、
更に詳細なタイミングをロジックアナライザ等を用いて
測定するようにしている。また、インサーキットエミュ
レータ（所謂ＩＣＥ）を用いることによりテストプログ
ラムを実行させるようにしたものである。このＩＣＥで
は、デバッグの対象となるディジタル回路のＣＰＵを一
時切り離し、ＩＣＥが有するＣＰＵから該ディジタル回
路に対してテストプログラムを供給し、動作不良の有無
および不良の発生箇所を発見するようにしている。
のテストプログラムを作成し、このテストプログラムを
実行することによって不良箇所がアドレスバス、データ
バスおよび制御バスの何れにあるかの切り分けを行い、
更に詳細なタイミングをロジックアナライザ等を用いて
測定するようにしている。また、インサーキットエミュ
レータ（所謂ＩＣＥ）を用いることによりテストプログ
ラムを実行させるようにしたものである。このＩＣＥで
は、デバッグの対象となるディジタル回路のＣＰＵを一
時切り離し、ＩＣＥが有するＣＰＵから該ディジタル回
路に対してテストプログラムを供給し、動作不良の有無
および不良の発生箇所を発見するようにしている。
（Ｃ）発明が解決しようとする課題
しかしながら、メモリおよびＣＰＵを含むディジタル回
路においては、オペレーティングシステムが動作する場
合のように回路全体が動作して初めて動作不良を発生す
る場合があり、このような複雑なタイミングにおいて発
生する動作不良はディジタル回路を構成する個々の部分
について実行するテストプログラムによって発見するこ
とはできない。このため、ディジタル回路で実行される
プログラムを用いてデバッグを行うとすると、複雑なタ
イミングで発生する不良に対してその発生タイミングや
発生箇所を特定することは困難を極め、容易に動作不良
の発生箇所を発見することができない問題があった。
路においては、オペレーティングシステムが動作する場
合のように回路全体が動作して初めて動作不良を発生す
る場合があり、このような複雑なタイミングにおいて発
生する動作不良はディジタル回路を構成する個々の部分
について実行するテストプログラムによって発見するこ
とはできない。このため、ディジタル回路で実行される
プログラムを用いてデバッグを行うとすると、複雑なタ
イミングで発生する不良に対してその発生タイミングや
発生箇所を特定することは困難を極め、容易に動作不良
の発生箇所を発見することができない問題があった。
この発明の目的は、デバッグ装置からディジタル回路の
メモリに書き込むデータと同一のデータをデバッグ装置
に設けられたコピー用メモリにも書き込むようにし、デ
ィジタル回路において不良が発生した際にそのディジタ
ル回路が有するメモリに書き込んだデータとコピー用メ
モリに書き込まれたデータとを比較することにより、複
雑なタイミングで発生した動作不良に対してもその不良
箇所の発見を容易に行うことができるデバッグ装置を提
供することにある。
メモリに書き込むデータと同一のデータをデバッグ装置
に設けられたコピー用メモリにも書き込むようにし、デ
ィジタル回路において不良が発生した際にそのディジタ
ル回路が有するメモリに書き込んだデータとコピー用メ
モリに書き込まれたデータとを比較することにより、複
雑なタイミングで発生した動作不良に対してもその不良
箇所の発見を容易に行うことができるデバッグ装置を提
供することにある。
（ｄ）課題を解決するための手段
この発明のデバッグ装置は、データを記憶するメモリを
含むディジタル回路のデバッグ装置において、 前記メモリに書き込まれるデータと同一のデータが書き
込まれるコピー用メモリと、前記ディジタル回路に異常
を生じた時に前記メモリに書き込まれたデータをコピー
用メモリに書き込まれたデータと比較する比較手段と、
を設けたことを特徴とする。
含むディジタル回路のデバッグ装置において、 前記メモリに書き込まれるデータと同一のデータが書き
込まれるコピー用メモリと、前記ディジタル回路に異常
を生じた時に前記メモリに書き込まれたデータをコピー
用メモリに書き込まれたデータと比較する比較手段と、
を設けたことを特徴とする。
（ｅ）作用
この発明においては、デバッグの対象となるディジタル
回路が有するメモリに対して書き込むデータと同一のデ
ータがコピー用メモリに書き込まれる。ディジタル回路
において動作不良を生じた際にデバッグ装置からのデー
タの書き込みを停止し、ディジタル回路のメモリに書き
込まれている最後のデータとコピー用メモリに書き込ま
れている最後のデータとが比較手段により比較される。
回路が有するメモリに対して書き込むデータと同一のデ
ータがコピー用メモリに書き込まれる。ディジタル回路
において動作不良を生じた際にデバッグ装置からのデー
タの書き込みを停止し、ディジタル回路のメモリに書き
込まれている最後のデータとコピー用メモリに書き込ま
れている最後のデータとが比較手段により比較される。
したがって、ディジタル回路において動作不良を生じた
タイミングで実行されていたデータの内容を容易に特定
でき、比較手段の比較結果に基づいて不良箇所を容易に
発見できる。
タイミングで実行されていたデータの内容を容易に特定
でき、比較手段の比較結果に基づいて不良箇所を容易に
発見できる。
（ｆｌ実施例
第１図は、この発明の実施例であるデバッグ装置の構成
を示すブロック図であり、デバッグの対象となるディジ
デル回路に接続される状態を示している。
を示すブロック図であり、デバッグの対象となるディジ
デル回路に接続される状態を示している。
デバッグ装ｆ１は、内部に制御部２、ＣＰＵ３、コピー
用メモリ４、アドレスマツピングメモリ５、タイミング
回路６およびパスライン上に設けられた双方向バッファ
７〜９を備えている。このデパック装置１が、デバッグ
の対象となるシステム（この発明のディジタル回路に相
当する）１１に、システム１１が有するＣＰＵポンド１
２を介して接続される。制御部２はデバッグ装置１の全
体を統括して制御し、例えば双方向バッファ７〜９の開
閉を指示する。ＣＰＵ３はエミユレーション用プログラ
ムをシステム１１に供給する。システム１１においてＣ
ＰＵ３から供給されたプログラムがメモリ１３内に書き
込まれる。デバッグ装ｆ１が有するコピー用メモリ４に
はメモリ１３に書き込まれたデータと同一のデータが書
き込まれる。
用メモリ４、アドレスマツピングメモリ５、タイミング
回路６およびパスライン上に設けられた双方向バッファ
７〜９を備えている。このデパック装置１が、デバッグ
の対象となるシステム（この発明のディジタル回路に相
当する）１１に、システム１１が有するＣＰＵポンド１
２を介して接続される。制御部２はデバッグ装置１の全
体を統括して制御し、例えば双方向バッファ７〜９の開
閉を指示する。ＣＰＵ３はエミユレーション用プログラ
ムをシステム１１に供給する。システム１１においてＣ
ＰＵ３から供給されたプログラムがメモリ１３内に書き
込まれる。デバッグ装ｆ１が有するコピー用メモリ４に
はメモリ１３に書き込まれたデータと同一のデータが書
き込まれる。
コピー用メモリ４の容量は主にコスト面の理由からシス
テム１１のメモリ１３の容量よりも小さい。このため、
制御部２とコピー用メモリ４とを結ぶアドレスバスＡＢ
内にアドレスマツピングメモリ５が設けられている。ア
ドレスマ・ノビングメモリ５はコピー用メモリ４に対し
て上位アドレスを供給し、制御部２から見たメモリ１３
のアドレスとコピー用メモリ４のアドレスとを見かけ上
回−にする。なお、データの下位アドレスはＣＰｔＪ３
から直接受ける。これによって、コピー用メモリ４とメ
モリ１３とに書き込まれているデータの整合を見る場合
、制御部２からメモリ１３に対応するアドレスを指定す
ると、このアドレスがアドレスマツピングメモリ５によ
りコピー用メモリ４に該当するアドレスに変換され、コ
ピー用メモリ４とメモリ１３とにおいて対応するデータ
を指定できる。また、ＣＰＵ３とコピー用メモリ４とを
結ぶ制御バスＣＢにはタイミング回路６が設けられてい
る。このタイミング回路６はＣＰＵ３からシステム１１
に対応するタイミングで出力された制御信号をコピー用
メモリ４に対応するタイミングに変換する。
テム１１のメモリ１３の容量よりも小さい。このため、
制御部２とコピー用メモリ４とを結ぶアドレスバスＡＢ
内にアドレスマツピングメモリ５が設けられている。ア
ドレスマ・ノビングメモリ５はコピー用メモリ４に対し
て上位アドレスを供給し、制御部２から見たメモリ１３
のアドレスとコピー用メモリ４のアドレスとを見かけ上
回−にする。なお、データの下位アドレスはＣＰｔＪ３
から直接受ける。これによって、コピー用メモリ４とメ
モリ１３とに書き込まれているデータの整合を見る場合
、制御部２からメモリ１３に対応するアドレスを指定す
ると、このアドレスがアドレスマツピングメモリ５によ
りコピー用メモリ４に該当するアドレスに変換され、コ
ピー用メモリ４とメモリ１３とにおいて対応するデータ
を指定できる。また、ＣＰＵ３とコピー用メモリ４とを
結ぶ制御バスＣＢにはタイミング回路６が設けられてい
る。このタイミング回路６はＣＰＵ３からシステム１１
に対応するタイミングで出力された制御信号をコピー用
メモリ４に対応するタイミングに変換する。
制御部２とコピー用メモリ４とを結ぶパスライン、ＣＰ
Ｕ３とコピー用メモリ４とを結ぶへ′スラインおよびＣ
ＰＵ３とシステム１１とを結ぶパスラインのそれぞれに
は双方向バッファ７〜９が設けられている。この双方向
バッファ７〜９は制御部２によって制御されたタイミン
グでデータ等の信号を受信側に出力する。
Ｕ３とコピー用メモリ４とを結ぶへ′スラインおよびＣ
ＰＵ３とシステム１１とを結ぶパスラインのそれぞれに
は双方向バッファ７〜９が設けられている。この双方向
バッファ７〜９は制御部２によって制御されたタイミン
グでデータ等の信号を受信側に出力する。
第２図は、上記デバッグ装置の処理手順を示すフローチ
ャートである。
ャートである。
デバッグ装置１の制御部２はまず双方向バッファ７〜９
の出力タイミングを設定しくｎｌ）、ＣＰＵ３からシス
テム１１のメモリ１３およびコピー用メモリ４に対して
プログラムデータの出力を開始する（ｎ２）。このＣＰ
Ｕ３から出力されたプログラムデータはシステム１１の
メモリ１３およびコピー用メモリ４に同時に書き込まれ
る。このプログラムデータの出力によりシステム１１が
動作し、この動作中にシステム１１に異常が発生すると
、ＣＰＵ３からのデータの書き込みを停止する（ｎ３．
４）。ここにおいてシステム１１に発生する異常とは例
えば、メモリ１３におけるパリティ−エラーであり、メ
モリ１３に設けられたパリティ−チエツク回路１５によ
り検出され、パリティ−エラーの発生を示す信号がパリ
ティ−チエツク回路１５から制御部２に入力される。
の出力タイミングを設定しくｎｌ）、ＣＰＵ３からシス
テム１１のメモリ１３およびコピー用メモリ４に対して
プログラムデータの出力を開始する（ｎ２）。このＣＰ
Ｕ３から出力されたプログラムデータはシステム１１の
メモリ１３およびコピー用メモリ４に同時に書き込まれ
る。このプログラムデータの出力によりシステム１１が
動作し、この動作中にシステム１１に異常が発生すると
、ＣＰＵ３からのデータの書き込みを停止する（ｎ３．
４）。ここにおいてシステム１１に発生する異常とは例
えば、メモリ１３におけるパリティ−エラーであり、メ
モリ１３に設けられたパリティ−チエツク回路１５によ
り検出され、パリティ−エラーの発生を示す信号がパリ
ティ−チエツク回路１５から制御部２に入力される。
システム１１において異常が発生すると制御部２には異
常検出信号の入力タイミングでＣＰＵ３から出力されて
いたデータのアドレスおよびその周辺のアドレスを指示
してコピー用メモリ４およびメモリ１３からデータを読
み出し両者を比較する。この時、コピーメモリ４の容量
がメモリ１３の容量に比較して小さい場合でも、前述の
ようにコピー用メモリ４にはアドレスマツピングメモリ
５からコピー用メモリ４の容量に対応する値に変換され
た上位アドレスが供給されるため、制御部２はメモリ１
３に対応するアドレスを出力するだけで、コピー用メモ
リ４およびメモリ１３から対応するアドレスのデータを
読み出すことができる。また、制御部２はコピー用メモ
リ４からデータを読み取る場合とメモリ１３からデータ
を読み取る場合とで双方向バッファ７〜９の設定を変え
る上記ｎ５におけるコピー用メモリ４とメモリ１３との
記憶データの比較において両者が一致しなかった場合に
メモリ異常を出力する。この出力が例えば、デバッグ装
置１が有する図外のモニタ上に表示され、使用者はこの
モニタを視認することにより異常の発生タイミングを知
ることができる、ｎ６において両者が一致する場合には
他のテストプログラムの実行等を行う（ｎ８）。
常検出信号の入力タイミングでＣＰＵ３から出力されて
いたデータのアドレスおよびその周辺のアドレスを指示
してコピー用メモリ４およびメモリ１３からデータを読
み出し両者を比較する。この時、コピーメモリ４の容量
がメモリ１３の容量に比較して小さい場合でも、前述の
ようにコピー用メモリ４にはアドレスマツピングメモリ
５からコピー用メモリ４の容量に対応する値に変換され
た上位アドレスが供給されるため、制御部２はメモリ１
３に対応するアドレスを出力するだけで、コピー用メモ
リ４およびメモリ１３から対応するアドレスのデータを
読み出すことができる。また、制御部２はコピー用メモ
リ４からデータを読み取る場合とメモリ１３からデータ
を読み取る場合とで双方向バッファ７〜９の設定を変え
る上記ｎ５におけるコピー用メモリ４とメモリ１３との
記憶データの比較において両者が一致しなかった場合に
メモリ異常を出力する。この出力が例えば、デバッグ装
置１が有する図外のモニタ上に表示され、使用者はこの
モニタを視認することにより異常の発生タイミングを知
ることができる、ｎ６において両者が一致する場合には
他のテストプログラムの実行等を行う（ｎ８）。
以上の処理によってこの実施例によれば、システム１１
に異常を発生した際に、その時実行していたデータをシ
ステム１１のメモリ１３から読み取るとともに、同一の
アドレスのデータをコピー用メモリ４から読み出し、メ
モリ１３に本来書き込まれるべきデータが書き込まれて
いるかどうかをチエツクし、システム１１において発生
した異常がメモリ１３のエラーによるものであることを
知ることができる。この場合に異常を発生したアドレス
の周辺のプログラムを複数回実行し、同じアドレスのデ
ータにおいて異常が発生する場合にはメモリ１３のチッ
プエラーであると判断することができる。
に異常を発生した際に、その時実行していたデータをシ
ステム１１のメモリ１３から読み取るとともに、同一の
アドレスのデータをコピー用メモリ４から読み出し、メ
モリ１３に本来書き込まれるべきデータが書き込まれて
いるかどうかをチエツクし、システム１１において発生
した異常がメモリ１３のエラーによるものであることを
知ることができる。この場合に異常を発生したアドレス
の周辺のプログラムを複数回実行し、同じアドレスのデ
ータにおいて異常が発生する場合にはメモリ１３のチッ
プエラーであると判断することができる。
なお、システム１１においてはＤＭＡコントローラ１４
からＣＰＵを介さずに直接メモリ１３に対してデータの
り一ド／ライトが行われる場合があるが、この場合にＤ
ＭＡコントローラ１４からメモリ１３に書き込まれるデ
ータをもコピー用メモリ４に書き込むようにしてもよい
。
からＣＰＵを介さずに直接メモリ１３に対してデータの
り一ド／ライトが行われる場合があるが、この場合にＤ
ＭＡコントローラ１４からメモリ１３に書き込まれるデ
ータをもコピー用メモリ４に書き込むようにしてもよい
。
（ｇ１発明の効果
この発明によれば、ディジタル回路において実際に動作
されるプログラムの実行時のように複雑なタイミングで
異常が発生した場合にもそのタイミングおよび異常箇所
を容易に特定でき、デバッグ作業を簡略化できる利点が
ある。
されるプログラムの実行時のように複雑なタイミングで
異常が発生した場合にもそのタイミングおよび異常箇所
を容易に特定でき、デバッグ作業を簡略化できる利点が
ある。
第１図はこの発明の実施例であるデバッグ装置の構成を
示す図、第２図は同デバッグ装置の制御部における処理
手順を示すフローチャートである１−デバッグ装置、２
−制御部、 ４−コピー用メモリ、１１−システム、１３−メモリ。
示す図、第２図は同デバッグ装置の制御部における処理
手順を示すフローチャートである１−デバッグ装置、２
−制御部、 ４−コピー用メモリ、１１−システム、１３−メモリ。
Claims (1)
- （１）データを記憶するメモリを含むディジタル回路の
デバッグ装置において、 前記メモリに書き込まれるデータと同一のデータが書き
込まれるコピー用メモリと、前記ディジタル回路に異常
を生じた時に前記メモリに書き込まれたデータをコピー
用メモリに書き込まれたデータと比較する比較手段と、
を設けたことを特徴とするデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326557A JPH04192040A (ja) | 1990-11-27 | 1990-11-27 | デバッグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326557A JPH04192040A (ja) | 1990-11-27 | 1990-11-27 | デバッグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192040A true JPH04192040A (ja) | 1992-07-10 |
Family
ID=18189156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2326557A Pending JPH04192040A (ja) | 1990-11-27 | 1990-11-27 | デバッグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192040A (ja) |
-
1990
- 1990-11-27 JP JP2326557A patent/JPH04192040A/ja active Pending
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