JPH04192370A

JPH04192370A - 半導体加速度センサ

Info

Publication number: JPH04192370A
Application number: JP31804690A
Authority: JP
Inventors: Patoritsuku Jieemusu Furenchi; フレンチ・パトリック・ジェームス
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1990-11-26
Filing date: 1990-11-26
Publication date: 1992-07-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体加速度センサに関する。

（従来の技術）近年、半導体基板上に形成された半導体領域のピエゾ抵
抗効果による抵抗変化や変位による微小な容量変化を検
出することにより、−加速度等を検出するようにした超
小形の半導体歪検呂装置が注目されている。

このような半導体加速度センサは、集積回路技術を用い
て形成されるため、例えば、振動部分の長さか１００μ
ｍ程度、厚さか１μ圓程度、チップ全体の大きさか１ｍ
ｍ角程変色極めて小形の素子を形成する二とかできる。

また、集積回路によって他の素子と同一基板上に形成す
ることができるという優れた特徴を有している。

例えば、このようなヰ導体加速度センサの一例として、
通常第１０図および第１１図に示すように、シリコン基
板１を２枚のガラス基板２．３で挾み、先端にこのシリ
コン基板１の厚さの振動部７を有し、表面にピエゾ抵抗
５を配設してなる肉薄領域４からなる片持ち梁が、表面
および裏面からエツチングされるとともに、支持リング
９を残して形成されており、これかガラス基板２，３て
シールされ振動部７および片持梁４とが、閉空間８内で
自由に変位可能なように構成されている（ＩＥＥＥ　　
電子通信デバイス第２６巻、（１９７９）、“バッチ形
成シリコン加速度センサ“）。

そして、この支持リング部９の上にも該ピエゾ抵抗５と
同一のピエゾ抵抗６か形成されており、ブリッジ回路を
形成している。

そして、この振動部７はデバイスの感度を増大するため
の重りとしてはたらくようになっている。

この加速度センサては、加速度による片持ち粱４の変位
をピエゾ抵抗５の抵抗値変化として検出するようにして
いる。

このようなセンサは、シリコン基板１をＩＣの製造プロ
セスによってエツチングし、バッチ処理で作ることがで
きるようになっている。

（発明か解決しようとする課題）しかしながら、このような加速度センサてはウェハ表面
および裏面から半導体基板をエツチング加工し、重り部
、片持ち梁なとの構造物を形成するようになっており、
裏面エツチングに合わせずれが生じやすい上、工程中に
片持ち梁が破損して歩留まりが低下するという問題もあ
った。

また、実装に際して２枚のガラス系板にンールしなけれ
ばならないため実装コストが過大となる上、ギャップを
制御するのか極めて困難であるという問題があった。

本発明は前記実情に鑑みてなされたもので、エツチング
の合わせずれをなくし実装の容易な加速度センサを提供
することを目的とする。

〔発明の構成〕

（課題を解決するための手段）そこで本発明では、いわゆるマイクロマシーン加工を用
いて小型の加速度センサを形成したちので、シリコン基
板表面に形成した空間内に伸長するように多結晶シリコ
ン膜からなる梁を形成するとともに、この空間を多結晶
シリコン膜で閉じるようにし、一体構造の加速度センサ
を構成している。

すなわち、この加速度センサは、半導体基板から構成さ
れる固定部と、この固定部上にスペーサ層を介して積層
され先端に質量部を有する多結晶シリコンからなる片持
ち梁と、さらにこの上層にスペーサ層を介して形成され
た多結晶シリコン膜からなるキャンプ部とを具備し、キ
ャップ部によって、片持ち梁のまわりに形成された空間
を多結晶シリコン膜て閉しるようにしている。

（作用）上記構造によれば、シリコン基板表面に薄膜技術を用い
て片持ち梁およびこれを囲む空間を形成するようにし、
加速度センサか一体的に形成されるため、実装工程が不
要で、極めて容易に高精度で信頼性の高いセンサを得る
ことか可能となる。

例えば、予め空間を形成すべき領域を規定しここにエツ
チング特性の異なる膜（ＰＳＧ膜など）を埋め込んでお
き、積層後選択エツチング技術を用いてこの膜をエツチ
ングし、空間を形成するようにすれば容易に高精度の空
間を形成することかできる。

（実施例）以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

この半導体加速度センサは、第１図に断面図、第２図に
平面図を示すように、片持ち粱１０と、これを共通電極
とし、上方および下方にそれぞれ第１の窒化シリコン膜
１３および第２の窒化シリコン膜１４を介して形成され
たｐ＋シリコン領域１１および多結晶シリコン層１２に
よって２つのキャパシタを構成してなるもので、容量型
のセンサである。このｐ＋シリコン領域１１はｎ形シリ
コン基板１６の表面に形成されている。

二の片持ち梁は、狭い幅の支持部２３と幅広部１５とで
構成され、感度を最大にすべく支持部２３は最小にする
一方、この幅広部１５は固定端のまわりのモーメントを
増大し、測定すべきキャパシタンスを拡大するのに用い
られる。

そして加速度がかかると第３図に示すようにＶ］持ち梁
１０がｐ＋シリコン領域１１に近づき、片持ち梁１０と
ｐ＋シリコン領域１１との間のキャパシタンスが増大し
、片持ち梁１０と多結晶シリコン層１２との間のキャパ
シタンスが減少する。

これらのキャパシタンスの変化を測定する二とにより加
速度の測定が可能となる。

次に、この半導体加速度センサの形状加工工程について
第４図（ａ）乃至第４図（Ｃ）を参照しつつ説明する。

まず、ｎ型シリコン基板１６表面に窒化シリコン膜パタ
ーン１３を形成しこれをマスクとして不純物拡散を行い
ｐ＋シリコン層１１を形成する。

この上層に、ＣＶＤ法によりＰＳＧＳ上膜を堆積し表面
を平坦化した後、ｐ型にドープされた多結晶シリコン層
１０を堆積し、表面を酸化して酸化シリコン膜３２を形
成する。

この後通常のフォトリソ工程により片持ち梁１０をバタ
ーニングする（第４図（ａ））。

そしてさらに、第４図（ｂ）に示すように、この上層に
窒化シリコン膜パターン１４を形成し、さらにＣＶＤ法
によりＰＳＧ膜２１を堆積し表面を平坦化し、さらにこ
の上層に多結晶シリコン層１２を堆積しこれに不純物を
注入する。

そして通常の方法でコンタクト（図示せず）などを形成
した後、第４図（Ｃ）に示すように、酸化シリコン膜３
２をマスクとしてＰＳＧＳ上膜およびＰＳＧ膜２１を選
択的にエツチング除去して、自由空間を形成し、さらに
片持ち粱１０上に露呈する酸化シリコン膜３２をエツチ
ング除去し、第１図および第２図に示したような加速度
センサか完成する。

この方法では、あらかじめ空間を形成すべき領域にＰＳ
Ｇ膜ユ９およびＰＳＧ膜２１を埋め込んでおき後に選択
エツチングによりこれをエツチング除去して、自由空間
を形成しているため、高精度の空間を形成することがで
きる。

また、このようにして形成された加速度センサは、実装
工程が不要であり、−枚のシリコン基板を薄膜テクノロ
ジーのみを用いて加工することによって形成され、極め
て微細で高精度の形状加工か可能である。

前記実施例では容量型の加速度サンサについて説明した
が、本発明の第２の実施例として、ピエゾ抵抗型の加速
度センサについて説明する。

この加速度センサは、第５図および第６図に示すように
、質量部３１を支持する２つの梁１７゜１８の表面に設
けられた多結晶ンリコン層２５か梁の偏りを検知するピ
エゾ抵抗を構成してなるものである。そしてこの質量部
３１および２つの梁１．７．１８は第１および第２の多
結晶シリコン層２２．２５の間に酸化シリコン膜または
窒化シリコン膜２４を挾んだ二重構造を有している。

次に、この半導体加速度センサの形状加工工程について
第７図（ａ）乃至第７図（ｄ）を参照しつつ説明する。

まず、第７図（ａ）に示すように、ｎ型シリコン基板１
６表面に窒化シリコン膜パターン１３を形成し、この上
層に、ＣＶＤ法によりＰＳＧＳ上膜を堆積し表面を平坦
化した後、ｐ型にドープされた第１の多結晶シリコン層
２２を堆積し、表面を軽く酸化して酸化シリコン膜を形
成し、さらに窒化シリコン膜２４を形成した後、第２の
多結晶シリコン層２５を堆積しこれに不純物を注入する
。

ここで第１及び第２の多結晶シリコン層の間に挾む層と
して窒化シリコン膜２４を用いる場合には、歪を低減す
るために薄くするのが望ましい。また、酸化シリコン膜
を用いる場合にも、Ｐ−８Ｇ膜１９およびＰＳＧ膜２１
のエツチング工程でのエツチングを最小限に抑えるため
に薄くするのが望ましい。さらに多結晶シリコンの不純
物濃度は膜特性か良好となるように選ぶ。また、このよ
うに梁を酸化シリコン膜または窒化シリコン膜２４を挾
んだ二重構造とするのは、片持ち粱１７，１８の表面を
膜２４により絶縁して、歪みレベルが最大となるような
表面上に検知層としての多結晶シリコン層２５が位置す
るのを確実にするためである。

これによって、片持ち梁の表面に別工程でピエゾ抵抗を
形成する必要がなくなる。

この後通常のフォトリソ工程により、質量部３１を有す
る片持ち梁１７，１８をバターニングする（第７図（ｂ
））。

そしてさらに、第７図（Ｃ）に示すように、この上層に
窒化シリコン膜パターン１４を形成し、さらにＣＶＤ法
によりＰＳＧ膜２１を堆積し表面を平坦化し、さらにこ
の上層に多結晶シリコン層２６を堆積しこれに不純物を
注入する。

そして通常の方法でコンタクト（図示せず）などを形成
した後、第７図（ｄ）に示すように、ＰＳＧ膜１９およ
びＰＳＧ膜２１を選択的にエツチング除去して、自由空
間を形成し、第５図および第６図に示したような加速度
センサが完成する。

このようにして形成された加速度センサも実施例１の加
速度センサと同様、実装工程が不要であり、−枚のシリ
コン基板を半導体テクノロジーのみを用いて加工するこ
とによって形成され、極めて微細で高精度の形状加工が
可能である。

前記第１の実施例では容量型の加速度センサについて説
明したが、本発明の第３の実施例として、これに自己チ
エツク機能付きの加速度センサについて説明する。

この加速度センサでは前記第１の実施例（第２図参照）
におけるキャツピング層としての多結晶シリコン層１２
に代えて、第８図に示すように、これを電気的に２つに
分割した多結晶シリコン層２７とし、一方２８を励起用
とし、他方２９を容量検出用に用いるようにしている。

すなわちこれら多結晶シリコン層２８と２９との商には
不純物を含まない分離領域３０か存在し、これによって
電気的分離を達成している。

そしてチエツクに際しては、梁の一方２８の部分に電圧
が印加され、容量検出に際しては測定部である他方２９
て測定される。

また、この自己チエツク機能付きの加速度センサの変形
例として前記第１の実施例で用いた加速度センサを第９
図に示すようにキャツピング層としての多結晶シリコン
層１２全体に励起電圧を印加し、片持ち梁１０とシリコ
ン基板１６との間の容量を検出するように構成しても良
い。

〔発明の効果〕

以上説明したように、本発明によれば、シリコン基板表
面に形成した２層の多結晶シリコン層を用いてマイクロ
マシン加工によって一体的に形成されているため、実装
工程か不要となり、高精度で信頼性の高い半導体加速度
センサを得ることが可能となる。

【図面の簡単な説明】

第１図乃至第３図は本発明の第１の実施例の半導体加速
度センサを示す図、第４図（ａ）乃至第４図（ｅ）は同
半導体加速度センサの製造工程を示す図、第５図および
第６図は本発明の第２の実施例の半導体加速度センサを
示す図、第７図（ａ）乃至第７図（ｄ）は同半導体加速
度センサの製造工程を示す図、第８図は本発明の第３の
実施例の半導体加速度センサを示す図、第９図は本発明
の第３の実施例の半導体加速度センサの変形例を示す図
、第１０図および第１１図は従来例の半導体加速度セシ
サを示す図である。１・・・シリコン基板、　　　２．３・・・ガラス基板
４・・・肉薄領域、　　　　　５・・・ピエゾ抵抗６・
・・ピエゾ抵抗　　　　　７・・・振動部８・・・空間
　　　　　　　　９・・・支持リング１０・・・片持ち
梁１１・・・ｐ＋シリコン領域１２・・・多結晶シリコン層１３・・・第１の窒化シリコン膜１４・・・第２の窒化シリコン膜１５・・・幅広部、　１９，２１　ＰＳＧ膜２３・・・
支持部　　２４．２５・・窒化シリコン膜２６．２７．
２８・・・多結晶ンリコン層３０・・・分離領域　　　
　３２・酸化シリコン膜。出願人代理人　　　三　好　秀　和第１図第５図第８図

Claims

【特許請求の範囲】

　半導体基板から構成される固定部と、前記固定部上に
スペーサ層を介して積層され先端に質量部を有する多結
晶シリコンからなる片持ち梁と、さらにこの上層にスペ
ーサ層を介して形成された多結晶シリコン膜からなるキ
ャップ部とを具備し、前記キャップ部によって、前記片
持ち梁のまわりに形成された空間を多結晶シリコン膜で
閉じるようにしたことを特徴とする半導体加速度センサ
。