JPH04192530A - 薄膜トランジスタの製造方法と液晶表示パネル - Google Patents
薄膜トランジスタの製造方法と液晶表示パネルInfo
- Publication number
- JPH04192530A JPH04192530A JP2325021A JP32502190A JPH04192530A JP H04192530 A JPH04192530 A JP H04192530A JP 2325021 A JP2325021 A JP 2325021A JP 32502190 A JP32502190 A JP 32502190A JP H04192530 A JPH04192530 A JP H04192530A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- electrode
- layer
- liquid crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
薄膜トランジスタの製造方法と液晶表示パネルに関し、
アクティブマトリクス基板に用いる薄膜トランジスタの
ソースおよびドレイン電極と動作半導体層間のリーク電
流を低減して、薄膜トランジスタならびにそれを用いる
アクティブマトリクス型の液晶表示パネルの品質・信頼
性を向上させることを目的とし、 基板上にチタン膜からなるソース電極およびドレイン電
極をチャネル領域となるギャップを挟むように形成する
工程と、前記ソース電極とドレイン電極の表面および側
面に不純物層を形成する工程と、前記ギャップを含む前
記ソース電極およびドレイン電極の上に動作半導体層と
ゲート絶縁膜とゲート電極を積層形成する工程とを少な
くとも含むように薄膜トランジスタの製造方法を構成す
る。また、この製造方法による薄膜トランジスタを配置
したアクティブマトリクス基板（１）を用いてアクティ
ブマトリクス型の液晶表示パネルを構成する。
ソースおよびドレイン電極と動作半導体層間のリーク電
流を低減して、薄膜トランジスタならびにそれを用いる
アクティブマトリクス型の液晶表示パネルの品質・信頼
性を向上させることを目的とし、 基板上にチタン膜からなるソース電極およびドレイン電
極をチャネル領域となるギャップを挟むように形成する
工程と、前記ソース電極とドレイン電極の表面および側
面に不純物層を形成する工程と、前記ギャップを含む前
記ソース電極およびドレイン電極の上に動作半導体層と
ゲート絶縁膜とゲート電極を積層形成する工程とを少な
くとも含むように薄膜トランジスタの製造方法を構成す
る。また、この製造方法による薄膜トランジスタを配置
したアクティブマトリクス基板（１）を用いてアクティ
ブマトリクス型の液晶表示パネルを構成する。
本発明は薄膜トランジスタの製造方法と液晶表示パネル
、とくに、それを用いたアクティブマトリクス型の液晶
表示パネルの改良に関する。
、とくに、それを用いたアクティブマトリクス型の液晶
表示パネルの改良に関する。
近年、液晶表示装置の改良普及にともない大容量化とカ
ラー化への要請が強くなってきた。とくに、薄膜トラン
ジスタをスイッチング素子として使用するアクティブマ
トリクス型液晶表示装置はその性能品質が優れ巾広いニ
ーズが期待されており、今後ますます歩留りの向上９品
質安定性および長期信頼性の改善が強（求められている
。
ラー化への要請が強くなってきた。とくに、薄膜トラン
ジスタをスイッチング素子として使用するアクティブマ
トリクス型液晶表示装置はその性能品質が優れ巾広いニ
ーズが期待されており、今後ますます歩留りの向上９品
質安定性および長期信頼性の改善が強（求められている
。
第３図はアクティブマトリクス型液晶表示パネルの外観
を示す斜視図である。
を示す斜視図である。
図中、ｌはアクティブマトリクス基板で透明な基板１１
の上に薄膜トランジスタ素子アレイが形成され、各素子
には表示画素に対応して透明な画素電極が配設されてい
る。４０および５０は各薄膜トランジスタ素子のゲート
電極およびドレイン電極が結合されたゲートハスライン
およびドレインハスラインであり、その上には配向膜１
２が設けられている。一方、２は共通電極基板で透明な
基板２０の上に透明なベタ電極２１と配向膜２２が積層
形成されている。両基板は配向膜面を中にして狭い空間
が形成されるように図示してないスペーサを挟み基板の
周縁部を同じく図示してないシール材で密閉接着し、そ
の空間に液晶３を注入封止してアクティブマトリクス型
の液晶表示パネルが構成されている。なお、本図は白黒
表示用の場合であるが、これにカラーフィルタを付加す
ればカラー液晶表示パネルが構成される。
の上に薄膜トランジスタ素子アレイが形成され、各素子
には表示画素に対応して透明な画素電極が配設されてい
る。４０および５０は各薄膜トランジスタ素子のゲート
電極およびドレイン電極が結合されたゲートハスライン
およびドレインハスラインであり、その上には配向膜１
２が設けられている。一方、２は共通電極基板で透明な
基板２０の上に透明なベタ電極２１と配向膜２２が積層
形成されている。両基板は配向膜面を中にして狭い空間
が形成されるように図示してないスペーサを挟み基板の
周縁部を同じく図示してないシール材で密閉接着し、そ
の空間に液晶３を注入封止してアクティブマトリクス型
の液晶表示パネルが構成されている。なお、本図は白黒
表示用の場合であるが、これにカラーフィルタを付加す
ればカラー液晶表示パネルが構成される。
第４図は薄膜トランジスタの構成例を示す図で前記第３
図で説明したアクティブマトリクス基板ｌの薄膜トラン
ジスタ素子群の一部を概念的に拡大して示したものであ
る。
図で説明したアクティブマトリクス基板ｌの薄膜トラン
ジスタ素子群の一部を概念的に拡大して示したものであ
る。
図中、ＩＯは薄膜トランジスタで、ゲートパスライン４
０から張り出したゲート電極１４．たとえば、Ａｆ、Ｔ
ｉなどの金属薄膜配線と図示してないゲート絶縁膜の上
に動作半導体層１５．たとえば、アモルファスシリコン
膜（α−３ｉ膜）が形成され、その両側からドレインパ
スライン５０に接続されるドレイン電極と、たとえば、
ＩＴＯ（Ｉｎ２０３−３ｎ０２）からなる透明な画
素電極１９に接続されるソース電極が配設されて薄膜ト
ランジスタが構成されている。
０から張り出したゲート電極１４．たとえば、Ａｆ、Ｔ
ｉなどの金属薄膜配線と図示してないゲート絶縁膜の上
に動作半導体層１５．たとえば、アモルファスシリコン
膜（α−３ｉ膜）が形成され、その両側からドレインパ
スライン５０に接続されるドレイン電極と、たとえば、
ＩＴＯ（Ｉｎ２０３−３ｎ０２）からなる透明な画
素電極１９に接続されるソース電極が配設されて薄膜ト
ランジスタが構成されている。
その動作メカニズムは公知であるので説明は省略する。
なお、本図ではケート電極１４が最上層に配置される。
いわゆる、トップ・ゲート・スタカー型の例について図
示説明した。
示説明した。
これとは逆にゲート電極１４が最下層に配置される。い
わゆる、ボトム・ゲート・スタカー型のものは、比較的
安定した特性が得られることから現在主として実用的に
普及している。
わゆる、ボトム・ゲート・スタカー型のものは、比較的
安定した特性が得られることから現在主として実用的に
普及している。
しかし、ボトム・ゲート・スタガー型は構造がが複雑で
製造工程も難しいといった点からトップ・ゲート・スタ
ガー型構造の薄膜トランジスタの製造方法の改良が強く
求められている。
製造工程も難しいといった点からトップ・ゲート・スタ
ガー型構造の薄膜トランジスタの製造方法の改良が強く
求められている。
第５図は従来の薄膜トランジスタの製造方法の例を示す
図で、トップ・ゲート・スタガー型構造の場合の例であ
る。
図で、トップ・ゲート・スタガー型構造の場合の例であ
る。
工程（１）：透明な基板ＩＬ たとえば、カラス基板の
上に、透明電極膜１９０．たとえば、ＩＴＯ（Ｉｎ２Ｏ
３−３ｎＯ□）膜およびコンタクト層１１０．たとえば
、ｎ４α−３ｉ膜を順次形成する。
上に、透明電極膜１９０．たとえば、ＩＴＯ（Ｉｎ２Ｏ
３−３ｎＯ□）膜およびコンタクト層１１０．たとえば
、ｎ４α−３ｉ膜を順次形成する。
工程（２）：前記処理基板の透明電極膜１９０とコンタ
クト層１１０の所要部分にチャネル領域となるギャップ
１０７を公知のホトリソグラフィ技術で形成する。
クト層１１０の所要部分にチャネル領域となるギャップ
１０７を公知のホトリソグラフィ技術で形成する。
工程（３）：上記処理基板の各ギャップ１０７の上に動
作半導体層１５．たとえば、α−３ｉ膜およびゲート絶
縁膜１０５．たとえば、ＳｉＮ、膜を形成し、さらに、
その上に図示したごとくゲート電極１４．たとえば、Ｔ
ｉ電極と保護膜１０６．たとえば、５ｔＮｚ膜をそれぞ
れ形成し、公知のホトリソグラフィ技術を用いて素子分
離を行い各薄膜トランジスタ素子を形成する。また、こ
の時コンタクト層１１０が除去され透明電極膜１９０が
露出した部分に画素電極１９が形成されるようにしてア
クティブマトリクス基板ｌが作製されている。
作半導体層１５．たとえば、α−３ｉ膜およびゲート絶
縁膜１０５．たとえば、ＳｉＮ、膜を形成し、さらに、
その上に図示したごとくゲート電極１４．たとえば、Ｔ
ｉ電極と保護膜１０６．たとえば、５ｔＮｚ膜をそれぞ
れ形成し、公知のホトリソグラフィ技術を用いて素子分
離を行い各薄膜トランジスタ素子を形成する。また、こ
の時コンタクト層１１０が除去され透明電極膜１９０が
露出した部分に画素電極１９が形成されるようにしてア
クティブマトリクス基板ｌが作製されている。
なお、透明電極膜１９０の代わりに金属膜、たとえば、
Ｔｉ膜をソース、ドレイン電極として形成する場合もあ
る。
Ｔｉ膜をソース、ドレイン電極として形成する場合もあ
る。
しかし、上記従来のトップ・ゲート・スタガー型構造の
薄膜トランジスタにおいては、ソース電極１０１および
ドレイン電極１０２（第５図では何れも透明電極膜１９
０からなっている）の上ではコンタクト層１１０と動作
半導体層１５との間で、また、側面部（Ａで表示した部
分）では透明電極膜１９０と動作半導体層１５との間で
何れも急峻なコンタクト接合部（Ａｂｒｕｐｔ接合）を
形成しており、と（に、側面部（Ａで表示した部分）で
の電界集中に基づ（リーク電流が生じ易く薄膜トランジ
スタ、ひいては、アクティブマトリクス型の液晶表示装
置の品質の低下や信頼性の低下を招くなどの重大な問題
があり、その解決が求められていた。
薄膜トランジスタにおいては、ソース電極１０１および
ドレイン電極１０２（第５図では何れも透明電極膜１９
０からなっている）の上ではコンタクト層１１０と動作
半導体層１５との間で、また、側面部（Ａで表示した部
分）では透明電極膜１９０と動作半導体層１５との間で
何れも急峻なコンタクト接合部（Ａｂｒｕｐｔ接合）を
形成しており、と（に、側面部（Ａで表示した部分）で
の電界集中に基づ（リーク電流が生じ易く薄膜トランジ
スタ、ひいては、アクティブマトリクス型の液晶表示装
置の品質の低下や信頼性の低下を招くなどの重大な問題
があり、その解決が求められていた。
上記の課題は、基板１１上にチタン膜１００からなるソ
ース電極１０１およびドレイン電極１０２をチャネル領
域となるギャップ１０７を挟むように形成する工程と、
前記ソース電極１０１とドレイン電極１０２の表面およ
び側面に不純物層１０３を形成する工程と、前記ギャッ
プ１０７を含む前記ソース電極■Ｏ１およびドレイン電
極１０２の上に動作半導体層１５とゲート絶縁膜１０５
とゲート電極１４を積層形成する工程とを少なくとも含
む薄膜トランジスタの製造方法によって解決することが
できる。なお、前記ソース電極１０１およびドレイン電
極１０２が透明導電膜１９０とその上に積層形成された
チタン膜１００の２層膜からなるように構成してもよい
。
ース電極１０１およびドレイン電極１０２をチャネル領
域となるギャップ１０７を挟むように形成する工程と、
前記ソース電極１０１とドレイン電極１０２の表面およ
び側面に不純物層１０３を形成する工程と、前記ギャッ
プ１０７を含む前記ソース電極■Ｏ１およびドレイン電
極１０２の上に動作半導体層１５とゲート絶縁膜１０５
とゲート電極１４を積層形成する工程とを少なくとも含
む薄膜トランジスタの製造方法によって解決することが
できる。なお、前記ソース電極１０１およびドレイン電
極１０２が透明導電膜１９０とその上に積層形成された
チタン膜１００の２層膜からなるように構成してもよい
。
また、具体的な液晶表示パネルとしては、前記ソース電
極１０１およびドレイン電極１０２のいずれか一方を延
長拡幅して形成し、画素となる領域の前記チタン膜１０
０を酸化して透明、かつ、導電性の画素電極１９を形成
してアクティブマトリクス基板に用いる薄膜トランジス
タを製造し、さらに、このように形成されたアクティブ
マトリクス基板Ｉを用いてアクティブマトリクス型の液
晶表示パネルを作製することにより課題を解決すること
ができる。
極１０１およびドレイン電極１０２のいずれか一方を延
長拡幅して形成し、画素となる領域の前記チタン膜１０
０を酸化して透明、かつ、導電性の画素電極１９を形成
してアクティブマトリクス基板に用いる薄膜トランジス
タを製造し、さらに、このように形成されたアクティブ
マトリクス基板Ｉを用いてアクティブマトリクス型の液
晶表示パネルを作製することにより課題を解決すること
ができる。
本発明によれば、薄膜トランジスタ１０のチャネル領域
を構成する動作半導体層１５とソース電極１０１および
ドレイン電極１０２との界面全てに、濃度傾斜のある不
純物拡散層１０４が形成されているので、適度の傾きを
持ったエネルギー障壁となって電界集中を防ぎリーク電
流の発生が防止できるのである。さらに、画素電極１９
を除く配線部が全て金属、たとえば、Ｔｉで形成されて
いるので配線抵抗も低（抑えることが可能となる。
を構成する動作半導体層１５とソース電極１０１および
ドレイン電極１０２との界面全てに、濃度傾斜のある不
純物拡散層１０４が形成されているので、適度の傾きを
持ったエネルギー障壁となって電界集中を防ぎリーク電
流の発生が防止できるのである。さらに、画素電極１９
を除く配線部が全て金属、たとえば、Ｔｉで形成されて
いるので配線抵抗も低（抑えることが可能となる。
第１図は本発明の一実施例を示す図で、主な工程の概略
を工程順に図示したものである。
を工程順に図示したものである。
工程（１）：透明な基板１１．たとえば、ガラス基板の
上に、厚さ８０〜１１００ｎのチタン（Ｔｉ）膜１００
を。
上に、厚さ８０〜１１００ｎのチタン（Ｔｉ）膜１００
を。
たとえば、スパッタ法で形成する。
工程（２）：前記処理基板のチタン（Ｔｉ）膜１００の
所要部分にチャネル領域となるキャップ１０７を公知の
ホトリソグラフィ技術で形成する。
所要部分にチャネル領域となるキャップ１０７を公知の
ホトリソグラフィ技術で形成する。
工程（３）二上記処理基板のチタン（Ｔｉ）膜１００の
表面および端面に不純物層１０３を被着する。たとえば
、上記処理基板を２５０℃に加熱し、たとえば、０．５
％のＰＨ３を含むＡｒガス（ガス圧４０ Ｐａ）の中で
高周波放電を行い、チタン（Ｔｉ）膜１００の表面に燐
（Ｐ）の薄層からなる不純物層１０３を被着する。
表面および端面に不純物層１０３を被着する。たとえば
、上記処理基板を２５０℃に加熱し、たとえば、０．５
％のＰＨ３を含むＡｒガス（ガス圧４０ Ｐａ）の中で
高周波放電を行い、チタン（Ｔｉ）膜１００の表面に燐
（Ｐ）の薄層からなる不純物層１０３を被着する。
工程（４）：上記処理基板の各キャップの上に動作半導
体層１５．たとえば、厚さ１５ｎｍのα−３ｉ膜および
ゲート絶縁膜１０５．たとえば、厚さ２００ｎｍの５Ｉ
ＮＫと厚さ１１００ｎの５ｉｆｔの２層膜を形成する。
体層１５．たとえば、厚さ１５ｎｍのα−３ｉ膜および
ゲート絶縁膜１０５．たとえば、厚さ２００ｎｍの５Ｉ
ＮＫと厚さ１１００ｎの５ｉｆｔの２層膜を形成する。
さらに、その上に図示したごとくゲート電極１４゜たと
えば、厚さ８０ｎｍのＴｉ電極と保護膜Ｉ０６．たとえ
ば、厚さ５０ｎｍのＳｉＮｘ膜を形成し、公知のホトリ
ソグラフィ技術を用いてそれぞれ薄膜トランジスタ素子
を形成する。なお、動作半導体層１５゜たとえば、α−
３ｉ膜とケート絶縁膜１０５．たとえば、５ｔＮｘ ／
ＳｔＯ□の２層膜の形成はいずれもＣＶＤ法を用い、
その時の基板温度は２５０°Ｃ程度であるのて、チタン
（Ｔｉ）膜１０Ｏの表面に被着された燐（Ｐ）はＣｖＤ
処理の間に動作半導体層１５．たとえば、α−３ｉ層の
中に濃度傾斜を持ちながら拡散して不純物拡散層１０４
を形成する。
えば、厚さ８０ｎｍのＴｉ電極と保護膜Ｉ０６．たとえ
ば、厚さ５０ｎｍのＳｉＮｘ膜を形成し、公知のホトリ
ソグラフィ技術を用いてそれぞれ薄膜トランジスタ素子
を形成する。なお、動作半導体層１５゜たとえば、α−
３ｉ膜とケート絶縁膜１０５．たとえば、５ｔＮｘ ／
ＳｔＯ□の２層膜の形成はいずれもＣＶＤ法を用い、
その時の基板温度は２５０°Ｃ程度であるのて、チタン
（Ｔｉ）膜１０Ｏの表面に被着された燐（Ｐ）はＣｖＤ
処理の間に動作半導体層１５．たとえば、α−３ｉ層の
中に濃度傾斜を持ちながら拡散して不純物拡散層１０４
を形成する。
工程（５）：上記処理基板の、たとえば、ソース電極１
０１を構成するチタン（Ｔｉ）膜の延長拡幅された画素
となる領域のチタン膜１００を酸化、たとえば、ガス圧
１５０ Ｐａの酸素雰囲気中で高周波放電を行って酸化
し、透明で導電性のある酸化チタン膜を形成して画素電
極１９とした。これにより、画素電極１９に接続された
本発明の薄膜トランジスタが作製される。
０１を構成するチタン（Ｔｉ）膜の延長拡幅された画素
となる領域のチタン膜１００を酸化、たとえば、ガス圧
１５０ Ｐａの酸素雰囲気中で高周波放電を行って酸化
し、透明で導電性のある酸化チタン膜を形成して画素電
極１９とした。これにより、画素電極１９に接続された
本発明の薄膜トランジスタが作製される。
上記の実施例では薄膜トランジスタＩＯと画素電極１９
の一組について図示説明したが、これをマトリクス状に
配置形成すれば本発明によるアクティブマトリクス基板
ｌが構成され、このアクティブマトリクス基板を用いて
液晶表示パネルを構成すれば、本発明になるアクティブ
マトリクス型の液晶表示パネルが作製され、高品質・高
信頼度の液晶表示装置が実現されるのであるっ 第２図は本発明の他の実施例を示す図で、主な工程の概
略を工程順に図示したものである。
の一組について図示説明したが、これをマトリクス状に
配置形成すれば本発明によるアクティブマトリクス基板
ｌが構成され、このアクティブマトリクス基板を用いて
液晶表示パネルを構成すれば、本発明になるアクティブ
マトリクス型の液晶表示パネルが作製され、高品質・高
信頼度の液晶表示装置が実現されるのであるっ 第２図は本発明の他の実施例を示す図で、主な工程の概
略を工程順に図示したものである。
なお、前記の諸国面で説明したものと同等の部分につい
ては同一符号を付し、かつ、同等部分についての説明は
省略する。
ては同一符号を付し、かつ、同等部分についての説明は
省略する。
本実施例では、透明な基板１１．たとえば、ガラス基板
の上に、透明導電膜１９０．たとえば、厚さ８０〜１１
００ｎのＩＴＯ（Ｉｎｚ０３−３ｎＯ２）膜を、たとえ
ば、スパッタ法で形成したあと、厚さ８０〜１１００ｎ
のチタン（Ｔｉ）膜１００を同じくスパッタ法で形成し
、それ以降は上記第１図で詳しく説明した一実施例の工
程に従って本発明の薄膜トランジスタを形成する。この
実施例では画素電極１９を含む配線部が全て金属膜、た
とえば、Ｔｉ膜と透明電極膜１９０とで構成されている
ので、前記一実施例のＴｉ単層膜の場合に比較して主と
してパスラインの配線抵抗を大巾に低下できる利点があ
る。
の上に、透明導電膜１９０．たとえば、厚さ８０〜１１
００ｎのＩＴＯ（Ｉｎｚ０３−３ｎＯ２）膜を、たとえ
ば、スパッタ法で形成したあと、厚さ８０〜１１００ｎ
のチタン（Ｔｉ）膜１００を同じくスパッタ法で形成し
、それ以降は上記第１図で詳しく説明した一実施例の工
程に従って本発明の薄膜トランジスタを形成する。この
実施例では画素電極１９を含む配線部が全て金属膜、た
とえば、Ｔｉ膜と透明電極膜１９０とで構成されている
ので、前記一実施例のＴｉ単層膜の場合に比較して主と
してパスラインの配線抵抗を大巾に低下できる利点があ
る。
なお、上記実施例は例を示したもので、本発明の趣旨に
添うものであれば、使用する部材やそれらの組み合わせ
、あるいは、各部分の構成、処理プロセスなどは適宜最
適なものを選択使用して本発明を実現してよいことは言
うまでもない。
添うものであれば、使用する部材やそれらの組み合わせ
、あるいは、各部分の構成、処理プロセスなどは適宜最
適なものを選択使用して本発明を実現してよいことは言
うまでもない。
以上説明したように、本発明によれば薄膜トランジスタ
１０のチャネル領域を構成する動作半導体層Ｉ５とソー
ス電極１０１およびドレイン電極１０２との界面全てに
、濃度傾斜のある不純物拡散層１０４が形成されている
ので、適度の傾きを持ったエネルギー障壁となって電界
集中を防ぎリーク電流の発生が防止できるのである。さ
らに、画素電極１９を除く配線部が全て金属、たとえば
、Ｔｉで形成されているので配線抵抗も低く抑えること
が可能となり、液晶表示装置、とくに、アクティブマト
リクス型液晶表示装置の性能９品質および信頼性の向上
に寄与するところが極めて大きい。
１０のチャネル領域を構成する動作半導体層Ｉ５とソー
ス電極１０１およびドレイン電極１０２との界面全てに
、濃度傾斜のある不純物拡散層１０４が形成されている
ので、適度の傾きを持ったエネルギー障壁となって電界
集中を防ぎリーク電流の発生が防止できるのである。さ
らに、画素電極１９を除く配線部が全て金属、たとえば
、Ｔｉで形成されているので配線抵抗も低く抑えること
が可能となり、液晶表示装置、とくに、アクティブマト
リクス型液晶表示装置の性能９品質および信頼性の向上
に寄与するところが極めて大きい。
第１図は４本発明の一実施例を示す図、第２図は本発明
の他の実施例を示す図、第３図はアクティブマトリクス
型液晶表示パネルの外観を示す斜視図、 第４図は薄膜トランジスタの構成例を示す図、第５図は
従来の薄膜トランジスタの製造方法の例を示す図である
。 図において、 ■はアクティブマトリクス基板、 ２は共通電極基板、３は液晶、 ＩＯは薄膜トランジスタ、１１は基板、１４はゲート電
極、１５は動作半導体層、１９は画素電極、１００はチ
タン膜、 １０１はソース電極、１０２はドレイン電極、１０３は
不純物層、 １０４は不純物拡散層、 １０５はケート絶縁膜、 １０６は保護膜である。 １０：薄ＩＩ−、ウシジ又り 木４１８月７つ一尖々ヒＪりＩ乞式１Ｔ〔コ弔 １
図 本発明／）砲ｎ寅兄倖１乞示す図 第 ２ 図 ７グテイブマトリクス型液り表示ツマネルｎ外観針視図
毛 ３ 口 蒲Ｍトつシシ゛又フｎｊｌｊｌへ例乞示■図佑 ４ 図
の他の実施例を示す図、第３図はアクティブマトリクス
型液晶表示パネルの外観を示す斜視図、 第４図は薄膜トランジスタの構成例を示す図、第５図は
従来の薄膜トランジスタの製造方法の例を示す図である
。 図において、 ■はアクティブマトリクス基板、 ２は共通電極基板、３は液晶、 ＩＯは薄膜トランジスタ、１１は基板、１４はゲート電
極、１５は動作半導体層、１９は画素電極、１００はチ
タン膜、 １０１はソース電極、１０２はドレイン電極、１０３は
不純物層、 １０４は不純物拡散層、 １０５はケート絶縁膜、 １０６は保護膜である。 １０：薄ＩＩ−、ウシジ又り 木４１８月７つ一尖々ヒＪりＩ乞式１Ｔ〔コ弔 １
図 本発明／）砲ｎ寅兄倖１乞示す図 第 ２ 図 ７グテイブマトリクス型液り表示ツマネルｎ外観針視図
毛 ３ 口 蒲Ｍトつシシ゛又フｎｊｌｊｌへ例乞示■図佑 ４ 図
Claims (4)
- （１）基板（１１）上にチタン膜（１００）からなるソ
ース電極（１０１）およびドレイン電極（１０２）をチ
ャネル領域となるギャップ（１０７）を挟むように形成
する工程と、 前記ソース電極（１０１）とドレイン電極（１０２）の
表面および側面に不純物層（１０３）を形成する工程と
、 前記ギャップ（１０７）を含む前記ソース電極（１０１
）およびドレイン電極（１０２）の上に動作半導体層（
１５）とゲート絶縁膜（１０５）とゲート電極（１４）
を積層形成する工程とを少なくとも含むことを特徴とし
た薄膜トランジスタの製造方法。 - （２）前記ソース電極（１０１）およびドレイン電極（
１０２）が透明導電膜（１９０）とその上に積層形成さ
れたチタン膜（１００）の２層膜からなることを特徴と
した請求項（１）記載の薄膜トランジスタの製造方法。 - （３）前記ソース電極（１０１）およびドレイン電極（
１０２）のいずれか一方を延長拡幅して形成し、画素と
なる領域の前記チタン膜（１００）を酸化して透明、か
つ、導電性の画素電極（１９）を形成してアクティブマ
トリクス基板に用いることを特徴とした請求項（１）ま
たは（２）記載による薄膜トランジスタの製造方法。 - （４）アクティブマトリクス基板（１）と共通電極基板
（２）との間に形成された液晶封入空間に液晶（３）を
封止してなる液晶表示パネルにおいて、 前記アクティブマトリクス基板（１）の薄膜トランジス
タ（１０）と画素電極（１９）が請求項（３）記載の方
法により形成されてなることを特徴としたアクティブマ
トリクス型の液晶表示パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325021A JPH04192530A (ja) | 1990-11-27 | 1990-11-27 | 薄膜トランジスタの製造方法と液晶表示パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325021A JPH04192530A (ja) | 1990-11-27 | 1990-11-27 | 薄膜トランジスタの製造方法と液晶表示パネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192530A true JPH04192530A (ja) | 1992-07-10 |
Family
ID=18172256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2325021A Pending JPH04192530A (ja) | 1990-11-27 | 1990-11-27 | 薄膜トランジスタの製造方法と液晶表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109920796A (zh) * | 2017-12-13 | 2019-06-21 | 湘潭宏大真空技术股份有限公司 | 一种tft基板的镀膜方法 |
-
1990
- 1990-11-27 JP JP2325021A patent/JPH04192530A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109920796A (zh) * | 2017-12-13 | 2019-06-21 | 湘潭宏大真空技术股份有限公司 | 一种tft基板的镀膜方法 |
| CN109920796B (zh) * | 2017-12-13 | 2021-06-15 | 湘潭宏大真空技术股份有限公司 | 一种tft基板的镀膜方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5021850A (en) | Silicon thin film transistor | |
| JP4663829B2 (ja) | 薄膜トランジスタおよび該薄膜トランジスタを用いた液晶表示装置 | |
| JP2976483B2 (ja) | 液晶表示素子用薄膜トランジスタの製造方法 | |
| US6087205A (en) | Method of fabricating staggered thin film transistor with an improved ohmic contact structure | |
| GB2169746A (en) | Thin film transistor | |
| JPS6281057A (ja) | 透明導電膜 | |
| JPH04283729A (ja) | アクティブマトリクス表示装置 | |
| US5109260A (en) | Silicon thin film transistor and method for producing the same | |
| KR20020001733A (ko) | 박막 트랜지스터와 그 제조 방법 | |
| JPH04360583A (ja) | 薄膜トランジスタ | |
| JPS615577A (ja) | 薄膜半導体装置 | |
| JP3989666B2 (ja) | アクティブマトリクス基板とその製造方法、及び電気光学装置とその製造方法 | |
| JPH04192530A (ja) | 薄膜トランジスタの製造方法と液晶表示パネル | |
| JPH05323375A (ja) | 液晶表示装置 | |
| JP3438178B2 (ja) | 薄膜トランジスタアレイとこれを用いた液晶表示装置 | |
| US5122849A (en) | Silicon thin film transistor | |
| JP3079566B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JPH04369229A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH03222370A (ja) | 薄膜トランジスタ | |
| JPH047877A (ja) | 薄膜トランジスタ | |
| JPH03116778A (ja) | アクティブマトリクス基板の製造方法と表示装置の製造方法 | |
| JPH0822029A (ja) | 液晶表示装置及びその製造方法 | |
| JPS63172469A (ja) | 薄膜トランジスタ | |
| JP3243088B2 (ja) | 表示装置およびアレイ基板の製造方法 | |
| JPH0778997A (ja) | 表示素子用基板の製造方法 |