JPH04192543A - プログラマブル・ロジック・デバイス - Google Patents
プログラマブル・ロジック・デバイスInfo
- Publication number
- JPH04192543A JPH04192543A JP2323784A JP32378490A JPH04192543A JP H04192543 A JPH04192543 A JP H04192543A JP 2323784 A JP2323784 A JP 2323784A JP 32378490 A JP32378490 A JP 32378490A JP H04192543 A JPH04192543 A JP H04192543A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- programmable
- switch
- programmable logic
- diagonal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000899 pressurised-fluid extraction Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、プログラマブル配線およびこれら配線の経路
を選択的に接続するスイッチ・ステーション、およびプ
ログラマブル配線に入出力スイッチアレイを介して接続
されるプログラマブル論理要素を有し、これらをユーザ
が任意にプログラムすることによって所望の機能素子を
実現するプログラマブル・ロジック・デバイスに関し、
特にそれぞれのスイッチステーションを経由して配線さ
れる配線効率を良好にするプログラマブル・ロジック・
デバイスに関するものである。
を選択的に接続するスイッチ・ステーション、およびプ
ログラマブル配線に入出力スイッチアレイを介して接続
されるプログラマブル論理要素を有し、これらをユーザ
が任意にプログラムすることによって所望の機能素子を
実現するプログラマブル・ロジック・デバイスに関し、
特にそれぞれのスイッチステーションを経由して配線さ
れる配線効率を良好にするプログラマブル・ロジック・
デバイスに関するものである。
〈従来の技術〉
従来より、論理をデータの一種としてプログラム可能な
内部構造を有するプログラマブル・ロジック・デバイス
（以下にｒＰＬＤＪと称する）が知られている。
内部構造を有するプログラマブル・ロジック・デバイス
（以下にｒＰＬＤＪと称する）が知られている。
かかるＰＬＤは、例えば１個の組合せ論理回路と２個の
フリップフロップから構成されるプログラマブル論理要
素（以下にｒＰＬＥＪと称する）をプログラマブル配線
およびこれら配線を断続するスイッチ・ステーションお
よびＰＬＥの入出力スイッチアレイによって任意に接続
して、所望の論理素子を可能にするものである。
フリップフロップから構成されるプログラマブル論理要
素（以下にｒＰＬＥＪと称する）をプログラマブル配線
およびこれら配線を断続するスイッチ・ステーションお
よびＰＬＥの入出力スイッチアレイによって任意に接続
して、所望の論理素子を可能にするものである。
かかるＰＬＤの一般的な構成は、第５図に示すように、
マトリックス状に配置されたＰＬＥｌｏｌと、これらＰ
ＬＥの間を配線１０５が縦横に基盤目状に並置され、こ
れら配線の交差する部分にはスイッチ・ステーション１
０３が配置されている。 また、ＰＬＥＩＯＩと配線１
０５とを接続する入出力スイッチアレイ１０７が設けら
れている。 かかるスイッチ・ステーション１０３は所
望の配線のみがＰＬＥｌｏｌに接続されるようにプログ
ラム可能である。
マトリックス状に配置されたＰＬＥｌｏｌと、これらＰ
ＬＥの間を配線１０５が縦横に基盤目状に並置され、こ
れら配線の交差する部分にはスイッチ・ステーション１
０３が配置されている。 また、ＰＬＥＩＯＩと配線１
０５とを接続する入出力スイッチアレイ１０７が設けら
れている。 かかるスイッチ・ステーション１０３は所
望の配線のみがＰＬＥｌｏｌに接続されるようにプログ
ラム可能である。
かかるＰＬＥ １０１を任意にプログラム配線して所望
の機能回路を組み立てる場合に、大半のＰＬＥ １０１
は隣合うものを接続して一つの論理様能ブロックとして
いるが、残るＰＬＥｌｏｌは、設計上隣合うＰＬＥＩＯ
Ｉを最短のスイッチ・ステーション１０３を結んで配線
することができなくなる場合が少なからずある。 この
ような場合に分散するＰＬＥを使用済の配線およびスイ
ッチ・ステーションを迂回させて未使用の配線およびス
イッチ・ステーションを使用してそれぞれを接続する、
いわゆる迂回配線が使用されている（第５図太線にて示
す配線参照）。このようにするのは未使用のＰＬＥを有
効に活用するためであり、ＰＬＤの利用効率を高めるた
めに用いられる一般的な手法である。
の機能回路を組み立てる場合に、大半のＰＬＥ １０１
は隣合うものを接続して一つの論理様能ブロックとして
いるが、残るＰＬＥｌｏｌは、設計上隣合うＰＬＥＩＯ
Ｉを最短のスイッチ・ステーション１０３を結んで配線
することができなくなる場合が少なからずある。 この
ような場合に分散するＰＬＥを使用済の配線およびスイ
ッチ・ステーションを迂回させて未使用の配線およびス
イッチ・ステーションを使用してそれぞれを接続する、
いわゆる迂回配線が使用されている（第５図太線にて示
す配線参照）。このようにするのは未使用のＰＬＥを有
効に活用するためであり、ＰＬＤの利用効率を高めるた
めに用いられる一般的な手法である。
〈発明が解決しようとする課題〉
しかしながら、前述したように、分散するＰＬＥを接続
するため、迂回配線を行うということは、ＰＬＥを結ぶ
配線の長さも長くなるだけでなく、縦横に並置される配
線１０５を選択するスイッチ・ステーション１０３を通
過する数も必然的に増え、これは配線により接続された
ＰＬＥ間の信号伝送の遅延が多（なることを意味し、こ
の遅延はＰＬＤの動作速度の低下をもたらすため不所望
なものである。
するため、迂回配線を行うということは、ＰＬＥを結ぶ
配線の長さも長くなるだけでなく、縦横に並置される配
線１０５を選択するスイッチ・ステーション１０３を通
過する数も必然的に増え、これは配線により接続された
ＰＬＥ間の信号伝送の遅延が多（なることを意味し、こ
の遅延はＰＬＤの動作速度の低下をもたらすため不所望
なものである。
本発明の目的は、上記従来のＰＬＤのプログラマブル配
線の不所望な点を解消し、スイッチ・ステーションを結
ぶ配線の長さを、特に迂回配線をする場合であっても、
従来より短くすることができ、さらにＰＬＥ間を結ぶ配
線が通過するスイッチ・ステーションの数も減らすこと
ができるプログラマブル・ロジック・デバイスを提供す
るにある。
線の不所望な点を解消し、スイッチ・ステーションを結
ぶ配線の長さを、特に迂回配線をする場合であっても、
従来より短くすることができ、さらにＰＬＥ間を結ぶ配
線が通過するスイッチ・ステーションの数も減らすこと
ができるプログラマブル・ロジック・デバイスを提供す
るにある。
く課題を解決するための手段〉
上記課題を解決するため、本発明によれば、プログラム
可能な論理要素をスイッチ・ステーションを介してプロ
グラム可能に接続するプログラマブル配線を有するプロ
グラマブル・ロジック・デバイスにおいて、 前記プログラマブル配線が、各スイッチ・ステーション
を結ぶ配線が縦方向および横方向に加え、斜め配線要素
をも有することを特徴とするプログラマブル・ロジック
・デバイスを提供する。
可能な論理要素をスイッチ・ステーションを介してプロ
グラム可能に接続するプログラマブル配線を有するプロ
グラマブル・ロジック・デバイスにおいて、 前記プログラマブル配線が、各スイッチ・ステーション
を結ぶ配線が縦方向および横方向に加え、斜め配線要素
をも有することを特徴とするプログラマブル・ロジック
・デバイスを提供する。
〈発明の作用〉
本発明のプログラマブル配線によれば、ＰＬＥに接続さ
れるプログラマブル配線が、例えばマトリックス状に配
置されるスイッチ・ステーションを結ぶ場合に、縦およ
び横方向以外に斜め配線要素をも有させることにより、
比較的離れて配置されたＰＬＥどうしを結線する場合の
配線長さを斜め配線分短くすることができるとともに、
通過するスイッチ・ステーションの数も少なくとも１つ
減らすことができる。 また、縦横配線に加えて斜め配
線を設けることにより、ユーザの配線の自由度は向上し
、迂回配線などの設計も容易となり、しかも信号伝達速
度、信号の減衰の低下を少な（することができる。
れるプログラマブル配線が、例えばマトリックス状に配
置されるスイッチ・ステーションを結ぶ場合に、縦およ
び横方向以外に斜め配線要素をも有させることにより、
比較的離れて配置されたＰＬＥどうしを結線する場合の
配線長さを斜め配線分短くすることができるとともに、
通過するスイッチ・ステーションの数も少なくとも１つ
減らすことができる。 また、縦横配線に加えて斜め配
線を設けることにより、ユーザの配線の自由度は向上し
、迂回配線などの設計も容易となり、しかも信号伝達速
度、信号の減衰の低下を少な（することができる。
したがって、配線長さもスイッチ・ステーションの数も
減少するため、信号の遅延等の高速性と、信号の減衰等
の信頼性との双方において、良好なＰＬＤを実現するこ
とが可能となる。
減少するため、信号の遅延等の高速性と、信号の減衰等
の信頼性との双方において、良好なＰＬＤを実現するこ
とが可能となる。
なお、プログラマブル配線における斜め配線とは、アー
キテクチャ上の斜め配線を意味しており、物理的な斜め
配線はもとより、上位のアーキテクチャにおいて斜め配
線とみなせるものをも含むことを意味する。
キテクチャ上の斜め配線を意味しており、物理的な斜め
配線はもとより、上位のアーキテクチャにおいて斜め配
線とみなせるものをも含むことを意味する。
〈実施例〉
以下に本発明の好適実施例を図面に基づき具体的に説明
する。
する。
本実施例において、まず、物理的なＰＬＤの構成を述べ
ると、ＰＬＥが例えばマトリックス状に配置されたチッ
プ上に、−船釣に３層の例えばアルミニウムあるいはポ
リシリコン等の配線層が絶縁層を介して積層されており
、ＰＬＥを３次元的に縦横に接続可能に配線群が延設さ
れている。 配線を選択的に接続する配線間スイッチと
してのスイッチ・ステーションもまた、チップ上に配置
されており、これらスイッチ・ステーションに配線層が
接続されている。 通常、スイッチステーションはトラ
ンスファーゲート、即ちパストランジスタや、メモリ付
スイッチング手段などから構成される。
ると、ＰＬＥが例えばマトリックス状に配置されたチッ
プ上に、−船釣に３層の例えばアルミニウムあるいはポ
リシリコン等の配線層が絶縁層を介して積層されており
、ＰＬＥを３次元的に縦横に接続可能に配線群が延設さ
れている。 配線を選択的に接続する配線間スイッチと
してのスイッチ・ステーションもまた、チップ上に配置
されており、これらスイッチ・ステーションに配線層が
接続されている。 通常、スイッチステーションはトラ
ンスファーゲート、即ちパストランジスタや、メモリ付
スイッチング手段などから構成される。
第１図は、これらスイッチステーション間を結ぶ配線に
斜め配線を設けたプログラマブル配線の様子をアーキテ
クチャ的に見た一例を示している。 スイッチ・ステー
ション１３は、配線群によって縦横に接続される他に、
２方向から交差する斜め配線１７；１７ａ、１７ｂによ
って接続されている。 ところでＰＬＥＩＩは図示しな
い入出力スイッチアレイを介して配線１５に選択的に接
続される。 この図において、前述したように、配！１
３は、３次元的に行うものであるが、便宜的に２次元的
に斜め配線の状態を表現したものである。
斜め配線を設けたプログラマブル配線の様子をアーキテ
クチャ的に見た一例を示している。 スイッチ・ステー
ション１３は、配線群によって縦横に接続される他に、
２方向から交差する斜め配線１７；１７ａ、１７ｂによ
って接続されている。 ところでＰＬＥＩＩは図示しな
い入出力スイッチアレイを介して配線１５に選択的に接
続される。 この図において、前述したように、配！１
３は、３次元的に行うものであるが、便宜的に２次元的
に斜め配線の状態を表現したものである。
この斜め配線１７は、縦および横の配線と同一平面に設
けられていてもよく、斜め配線のみを他と分けて他の平
面に設けてもよい。 さらに、この斜め配線１７は、配
線層全体にでも、所望の部分だけに設けてもよい。
けられていてもよく、斜め配線のみを他と分けて他の平
面に設けてもよい。 さらに、この斜め配線１７は、配
線層全体にでも、所望の部分だけに設けてもよい。
第２図は、斜め配線の変形例を示し、一方向の斜め配！
１１７−ｂ（または１７ａ）のみを２重配線としたもの
である。 第３図は、第２図で示した斜め配線とアーキ
テクチャ上等価となるように、物理的に配線したもので
ある。 このようにスイッチ・ステーション１３を通ら
ない［１７ｂを設けることによっても斜め配線が達成さ
れる。 この場合には、配線長さが短くなることはあま
り期待できないが、スイッチ・ステーション１３を通過
する数は、確実に減らすことができる。 第４図は、第
１図の別の変形例を示し、特にＰＬＥどうしが比較的離
れて配置される場合に有効で、スイッチ・ステーション
１３を通過する数および配線長さも節約でき、さらに配
線の自由度も増している。
１１７−ｂ（または１７ａ）のみを２重配線としたもの
である。 第３図は、第２図で示した斜め配線とアーキ
テクチャ上等価となるように、物理的に配線したもので
ある。 このようにスイッチ・ステーション１３を通ら
ない［１７ｂを設けることによっても斜め配線が達成さ
れる。 この場合には、配線長さが短くなることはあま
り期待できないが、スイッチ・ステーション１３を通過
する数は、確実に減らすことができる。 第４図は、第
１図の別の変形例を示し、特にＰＬＥどうしが比較的離
れて配置される場合に有効で、スイッチ・ステーション
１３を通過する数および配線長さも節約でき、さらに配
線の自由度も増している。
以上、第１図〜第４図に示したプログラマブル配線を物
理的に実現する方法は、特に限定されず、必要に応じて
種々の方法を用いることができる。 また、斜め配線の
例を数例示したが、この他にも様々な斜め配線例を考え
ることができるが、配線を増やすことは、信号の通路を
複雑にし、これが種々の信号雑音を招（おそれもあるた
め、ある程度までが許容されると思われる。
理的に実現する方法は、特に限定されず、必要に応じて
種々の方法を用いることができる。 また、斜め配線の
例を数例示したが、この他にも様々な斜め配線例を考え
ることができるが、配線を増やすことは、信号の通路を
複雑にし、これが種々の信号雑音を招（おそれもあるた
め、ある程度までが許容されると思われる。
なお、上記実施例において、チップ上に配置するプログ
ラマブルな回路要素は、ＰＬＥに限らず、種々の素子や
任意の回路であっても本発明の効果は変わらない。 こ
のように本発明の思想の範囲内にあって、その主旨に沿
って種々に応用され、種々の実施態様を取りつるもので
ある。
ラマブルな回路要素は、ＰＬＥに限らず、種々の素子や
任意の回路であっても本発明の効果は変わらない。 こ
のように本発明の思想の範囲内にあって、その主旨に沿
って種々に応用され、種々の実施態様を取りつるもので
ある。
〈発明の効果〉
以上の説明から明らかなように１本発明のプログラマブ
ル・ロジック・デバイスによれば、プログラマブル論理
素子（ＰＬＥ）に接続されるプログラマブル配線が、例
えばマトリックス状に配置されるスイッチ・ステージジ
ンを結ぶ場合に、縦および横方向以外に斜め配線要素を
有させることにより、比較的離れて配置されたＰＬＥど
うしを結線する場合、または迂回配線する必要がある場
合に、配線長さを斜め配線分短くすることができるとと
もに、通過するスイッチ・ステーションの数も少なくと
も１つ減らすことができる。 また、縦横配線に加えて
斜め配線を設けることにより、ユーザの配線の自由度は
向上し、迂回配線などの設計も容易となり、しかも信号
伝達速度、信号の減衰の低下を少なくすることができる
。
ル・ロジック・デバイスによれば、プログラマブル論理
素子（ＰＬＥ）に接続されるプログラマブル配線が、例
えばマトリックス状に配置されるスイッチ・ステージジ
ンを結ぶ場合に、縦および横方向以外に斜め配線要素を
有させることにより、比較的離れて配置されたＰＬＥど
うしを結線する場合、または迂回配線する必要がある場
合に、配線長さを斜め配線分短くすることができるとと
もに、通過するスイッチ・ステーションの数も少なくと
も１つ減らすことができる。 また、縦横配線に加えて
斜め配線を設けることにより、ユーザの配線の自由度は
向上し、迂回配線などの設計も容易となり、しかも信号
伝達速度、信号の減衰の低下を少なくすることができる
。
したがって、配線長さもスイッチ・ステーションの数も
減少するため、信号の遅延等の高速性と、信号の減衰等
の信頼性との双方において、良好なプログラマブル・ロ
ジック・デバイス（ＰＬＤ）を実現することが可能とな
る。
減少するため、信号の遅延等の高速性と、信号の減衰等
の信頼性との双方において、良好なプログラマブル・ロ
ジック・デバイス（ＰＬＤ）を実現することが可能とな
る。
第１図は、本発明の一実施例を示すプログラマブル・ロ
ジックデバイスのプログラマブル配線を示す概略的な回
路配置図である。 第２図は、本発明の他の実施例を示す同様のプログラマ
ブル配線を示す概略的な回路配置図である。 第３図は、第２図とアーキテクチャ的に同一の態様を取
るプログラマブル配線を示す概略的な回路配置図である
。 第４図は、本発明の別の実施例を示す同様のプログラマ
ブル配線を示す概略的な回路配置図である。 第５図は、従来のプログラマブル・ロジックデバイスの
プログラマブル配線を示す概略的な回路配置図である。 符号の説明 １１・・・プログラマブル論理要素、 １３・・・スイッチステーション、 １５・・・プログラマブル配線、 １７・・・斜め配線 ＦＩＧ、１ ７ｂ ＦＩＧ、２ ＦＩＧ、３
ジックデバイスのプログラマブル配線を示す概略的な回
路配置図である。 第２図は、本発明の他の実施例を示す同様のプログラマ
ブル配線を示す概略的な回路配置図である。 第３図は、第２図とアーキテクチャ的に同一の態様を取
るプログラマブル配線を示す概略的な回路配置図である
。 第４図は、本発明の別の実施例を示す同様のプログラマ
ブル配線を示す概略的な回路配置図である。 第５図は、従来のプログラマブル・ロジックデバイスの
プログラマブル配線を示す概略的な回路配置図である。 符号の説明 １１・・・プログラマブル論理要素、 １３・・・スイッチステーション、 １５・・・プログラマブル配線、 １７・・・斜め配線 ＦＩＧ、１ ７ｂ ＦＩＧ、２ ＦＩＧ、３
Claims (1)
- （１）プログラム可能な論理要素をスイッチ・ステーシ
ョンを介してプログラム可能に接続するプログラマブル
配線を有するプログラマブル・ロジック・デバイスにお
いて、 前記プログラマブル配線が、各スイッチ・ステーション
を結ぶ配線が縦方向および横方向に加え、斜め配線要素
をも有することを特徴とするプログラマブル・ロジック
・デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2323784A JPH04192543A (ja) | 1990-11-27 | 1990-11-27 | プログラマブル・ロジック・デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2323784A JPH04192543A (ja) | 1990-11-27 | 1990-11-27 | プログラマブル・ロジック・デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192543A true JPH04192543A (ja) | 1992-07-10 |
Family
ID=18158581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2323784A Pending JPH04192543A (ja) | 1990-11-27 | 1990-11-27 | プログラマブル・ロジック・デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192543A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003515156A (ja) * | 1999-11-26 | 2003-04-22 | プラッツ、カール−オットー | 透明なキャリア上の容量性センサ |
| WO2005125014A1 (ja) * | 2004-06-15 | 2005-12-29 | Nec Corporation | プログラマブル半導体装置 |
-
1990
- 1990-11-27 JP JP2323784A patent/JPH04192543A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003515156A (ja) * | 1999-11-26 | 2003-04-22 | プラッツ、カール−オットー | 透明なキャリア上の容量性センサ |
| JP4828757B2 (ja) * | 1999-11-26 | 2011-11-30 | プラッツ、カール−オットー | 透明なキャリア上の容量性センサ |
| WO2005125014A1 (ja) * | 2004-06-15 | 2005-12-29 | Nec Corporation | プログラマブル半導体装置 |
| JPWO2005125014A1 (ja) * | 2004-06-15 | 2008-04-17 | 日本電気株式会社 | プログラマブル半導体装置 |
| US7446562B2 (en) | 2004-06-15 | 2008-11-04 | Nec Corporation | Programmable semiconductor device |
| JP4596179B2 (ja) * | 2004-06-15 | 2010-12-08 | 日本電気株式会社 | プログラマブル半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2761310B2 (ja) | ユーザ構成可能な回路アレーアーキテクチャ | |
| US5191241A (en) | Programmable interconnect architecture | |
| US6870255B1 (en) | Integrated circuit wiring architectures to support independent designs | |
| US5600265A (en) | Programmable interconnect architecture | |
| US7755110B2 (en) | Architecture of function blocks and wirings in a structured ASIC and configurable driver cell of a logic cell zone | |
| KR100434233B1 (ko) | 2차원다중칩모듈패키지를사용하는집적회로칩간의논리적3차원상호접속 | |
| US5187393A (en) | Reconfigurable programmable interconnect architecture | |
| US5656950A (en) | Interconnect lines including tri-directional buffer circuits | |
| US5327023A (en) | Programmable logic device | |
| US20080204074A1 (en) | Dedicated interface architecture for a hybrid integrated circuit | |
| US5172014A (en) | Programmable interconnect architecture | |
| JPH06510403A (ja) | ロジックブロックのためのプログラマブル相互接続構造 | |
| JPH06318865A (ja) | プログラマブル論理機能を実行する集積回路 | |
| US4409499A (en) | High-speed merged plane logic function array | |
| JPH04192543A (ja) | プログラマブル・ロジック・デバイス | |
| US5858817A (en) | Process to personalize master slice wafers and fabricate high density VLSI components with a single masking step | |
| JPH08213466A (ja) | 半導体集積回路 | |
| JPH06140566A (ja) | 半導体集積回路 | |
| US7187203B1 (en) | Cascadable memory | |
| JP2919207B2 (ja) | 半導体装置の配線構造 | |
| JPH098647A (ja) | プログラマブル論理回路 | |
| JP2947219B2 (ja) | スタンダードセル方式の半導体集積回路の配線構造 | |
| JP2761119B2 (ja) | プログラマブル配線 | |
| JPS59135744A (ja) | マスタスライス方式の半導体集積回路装置 | |
| JPH04326209A (ja) | プログラマブル論理素子 |