JPH04192811A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPH04192811A JPH04192811A JP32458290A JP32458290A JPH04192811A JP H04192811 A JPH04192811 A JP H04192811A JP 32458290 A JP32458290 A JP 32458290A JP 32458290 A JP32458290 A JP 32458290A JP H04192811 A JPH04192811 A JP H04192811A
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- Japan
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- section
- reference voltage
- output
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、コンバレータの数量以上の分解能を得る多
ビットＡ／Ｄ変換回路に関するものである。
ビットＡ／Ｄ変換回路に関するものである。
［従来の技術］
第３図は、従来のＡ／Ｄ変換回路実施例を示すブロック
図である。図中の（１）は前段アナログ回路、（２）は
後段ディジタル信号、（３）は基準電圧発生部、（５）
はコンバレータ、（８）はエンコーダである。
図である。図中の（１）は前段アナログ回路、（２）は
後段ディジタル信号、（３）は基準電圧発生部、（５）
はコンバレータ、（８）はエンコーダである。
基準電圧発生部（３）は、コンバレータ（５）で比較を
行うための基準電圧を発生する。コンバレータ （５）
は前段アナログ回路（１）からのアナログ信号と基準電
圧発生部（３）からの基準電圧を比較しディジタル信号
を出力する。エンコーダ（８）はコンバレータ （５）
から出力されるディジタル信号を符号化し、後段ディジ
タル回路（２）へディジタル符号を出力する。
行うための基準電圧を発生する。コンバレータ （５）
は前段アナログ回路（１）からのアナログ信号と基準電
圧発生部（３）からの基準電圧を比較しディジタル信号
を出力する。エンコーダ（８）はコンバレータ （５）
から出力されるディジタル信号を符号化し、後段ディジ
タル回路（２）へディジタル符号を出力する。
［発明が解決しようとする課題］
従来のＡ／Ｄ変換回路では、Ａ／Ｄ変換の分解能を高め
る場合、Ａ／Ｄ変換回路を構成しているコンバレータの
数量を増加する必要がある。しかし７発熱、入力容量の
増加等の問題により、コンバレータの数量の増加にも限
界があるという難点があった。
る場合、Ａ／Ｄ変換回路を構成しているコンバレータの
数量を増加する必要がある。しかし７発熱、入力容量の
増加等の問題により、コンバレータの数量の増加にも限
界があるという難点があった。
この発明では上記のような課題を解決するためになされ
たもので、Ａ／Ｄ変換回路を構成しているコンバレータ
の数量を増加することなく Ａ／Ｄ変換の分解能を高め
ることを目的とする。
たもので、Ａ／Ｄ変換回路を構成しているコンバレータ
の数量を増加することなく Ａ／Ｄ変換の分解能を高め
ることを目的とする。
［課題を解決するための手段］
この発明によるＡ／Ｄ変換回路は、３７８部から出力さ
れたアナログ信号と基準電圧発生部で発生した基準電圧
を比較するコンバレータと、３７８部から出力されたア
ナログ信号から基準電圧発生部で発生した基準電圧を減
算する減算器と、コンバレータから出力されたディジタ
ル信号により減算器から出力されたアナログ信号を切り
替えるマルチプレクサとを設けることで、Ａ／Ｄ変換回
路の分解能は電圧判定回路分解能の積となり分解能を高
めることができる。
れたアナログ信号と基準電圧発生部で発生した基準電圧
を比較するコンバレータと、３７８部から出力されたア
ナログ信号から基準電圧発生部で発生した基準電圧を減
算する減算器と、コンバレータから出力されたディジタ
ル信号により減算器から出力されたアナログ信号を切り
替えるマルチプレクサとを設けることで、Ａ／Ｄ変換回
路の分解能は電圧判定回路分解能の積となり分解能を高
めることができる。
［作用］
この発明によるＡ／Ｄ変換回路は、Ａ／Ｄ変換回路を構
成しているコンバレータ数を増加することなくＡ／Ｄ変
換の分解能を高めることができる。
成しているコンバレータ数を増加することなくＡ／Ｄ変
換の分解能を高めることができる。
［実施例］
第１図は、この発明の１実施例を示すブロック図である
１図中の（３）は基準電圧発生部、（４）は３７８部、
（５）はコンバレータ、（６）は減算部。
１図中の（３）は基準電圧発生部、（４）は３７８部、
（５）はコンバレータ、（６）は減算部。
（７）はマルチプレクサ、（８）はエンコーダである。
なお、この発明に関連しない構成品は省略している。
まず、第１の電圧判定回路（９）内の説明を行う、３７
８部（４）は前段アナログ回路（１）からのアナログ信
号を一定期間保持する。３７８部（４）から出力される
アナログ信号は０〜４ｘとする。
８部（４）は前段アナログ回路（１）からのアナログ信
号を一定期間保持する。３７８部（４）から出力される
アナログ信号は０〜４ｘとする。
第２図（ａ）参照。基準電圧発生部（３）は２ｘの基準
電圧を発生する。減算部（６）は第２図（ａ）に示す３
７８部（４）の出力アナログ信号から、基準電圧発生部
（３）で発生した基準電圧２ｘの基準電圧を減算する。
電圧を発生する。減算部（６）は第２図（ａ）に示す３
７８部（４）の出力アナログ信号から、基準電圧発生部
（３）で発生した基準電圧２ｘの基準電圧を減算する。
コンバレータ （５）は３７８部（４）からのアナログ
信号と基準電圧発生部（３）からの基準電圧を比較しデ
ィジタル信号を出力する。マルチプレクサ（７）はコン
バレータ （５）の出力により切り替えられる。切り替
えは基準電圧発生部（３）が３７８部（４）より大なら
３７８部（４）側に、逆の場合には減算部（６）側に切
り替えられる。マルチプレクサ（７）の出力範囲は０〜
２ｘである。マルチプレクサ（７）の出力は第２図（ｂ
）参照０次に第２の電圧判定回路（１０）について説明
を行う。第２の電圧判定回路（１０）の３７８部は第１
の電圧判定回路（９）内のマルチプレクサ（７）からの
アナログ信号を一定期間保持する。３７８部（４）から
出力されるアナログ信号は０〜２ｘとする。基準電圧発
生部（３）はＸの基準電圧を発生する。コンバレータ
（５）は３７８部（４）からのアナログ信号と基準電圧
発生部（３）からの基準電圧を比較しディジタル信号を
出力する。エンコーダ（８）は第１の電圧判定回路（９
）内のコンバレータ （５）を第２の電圧判定回路（１
０）内のコンバレータ （５）からのディジタル信号を
符号化し、後段ディジタル回路（２）へディジタル符号
を出力する。
信号と基準電圧発生部（３）からの基準電圧を比較しデ
ィジタル信号を出力する。マルチプレクサ（７）はコン
バレータ （５）の出力により切り替えられる。切り替
えは基準電圧発生部（３）が３７８部（４）より大なら
３７８部（４）側に、逆の場合には減算部（６）側に切
り替えられる。マルチプレクサ（７）の出力範囲は０〜
２ｘである。マルチプレクサ（７）の出力は第２図（ｂ
）参照０次に第２の電圧判定回路（１０）について説明
を行う。第２の電圧判定回路（１０）の３７８部は第１
の電圧判定回路（９）内のマルチプレクサ（７）からの
アナログ信号を一定期間保持する。３７８部（４）から
出力されるアナログ信号は０〜２ｘとする。基準電圧発
生部（３）はＸの基準電圧を発生する。コンバレータ
（５）は３７８部（４）からのアナログ信号と基準電圧
発生部（３）からの基準電圧を比較しディジタル信号を
出力する。エンコーダ（８）は第１の電圧判定回路（９
）内のコンバレータ （５）を第２の電圧判定回路（１
０）内のコンバレータ （５）からのディジタル信号を
符号化し、後段ディジタル回路（２）へディジタル符号
を出力する。
なおコンバレータ、減算部は並列に多数並べても良い。
［発明の効果コ
以上のようにこの発明によれば、減算器とマルチプレク
サを用いることで、Ａ／Ｄ変換回路を構成しているコン
バレータの数量を増加することなくＡ／Ｄ変換の分解能
を高めることができる。
サを用いることで、Ａ／Ｄ変換回路を構成しているコン
バレータの数量を増加することなくＡ／Ｄ変換の分解能
を高めることができる。
第１図はこの発明の１実施例によるＡ／Ｄ変換回路のブ
ロック図、第２図は各信号波形を示したグラフで、同図
（ａ）は第１の電圧判定回路内のＳ／Ｈ部出力出力信号
したグラフ、同図（ｂ）は第１の電圧判定回路内のマル
チプレクサ出力信号水したグラフ、第３図は従来のＡ／
Ｄ変換回路のブロック図である。 図において、（１）は前段アナログ回路、（２）は後段
ディジタル回路、（３）は基準電圧発生部。 （４）は３７８部、（５）はコンバレータ、（６）は減
算部、（７）はマルチプレクサ、 （８）はエンコーダ
、（９）は第１の電圧判定回路、 （１０）は第２の電
正判定回路、 （１１）はこの発明の１実施例にょるＡ
／Ｄ変換回路、 （１２）は従来のＡ／Ｄ変換回路であ
る。 なお７図中間−符号は、同一あるいは相当部分を示す。
ロック図、第２図は各信号波形を示したグラフで、同図
（ａ）は第１の電圧判定回路内のＳ／Ｈ部出力出力信号
したグラフ、同図（ｂ）は第１の電圧判定回路内のマル
チプレクサ出力信号水したグラフ、第３図は従来のＡ／
Ｄ変換回路のブロック図である。 図において、（１）は前段アナログ回路、（２）は後段
ディジタル回路、（３）は基準電圧発生部。 （４）は３７８部、（５）はコンバレータ、（６）は減
算部、（７）はマルチプレクサ、 （８）はエンコーダ
、（９）は第１の電圧判定回路、 （１０）は第２の電
正判定回路、 （１１）はこの発明の１実施例にょるＡ
／Ｄ変換回路、 （１２）は従来のＡ／Ｄ変換回路であ
る。 なお７図中間−符号は、同一あるいは相当部分を示す。
Claims (1)
- 入力アナログ信号を一定期間保持するＳ／Ｈ（Ｓａｍ
ｐｌｅａｎｄＨｏｌｄ）部と、基準電圧を発生する基準
電圧発生部と、上記Ｓ／Ｈ部出力Ｓと基準電圧発生部か
らの基準電圧の差をとる減算部と、上記Ｓ／Ｈ部出力と
基準電圧発生部からの基準電圧を比較するコンバレータ
と、上記減算部出力とＳ／Ｈ部出力をコンバレータ出力
により切換えるマルチプレクサと、上記Ｓ／Ｈ部、基準
電圧発生部、減算部、コンバレータ、マルチプレクサか
らなる電圧判定回路を多段接続し、上記コンバレータか
らのディジタル信号を符号化するエンコーダを備えたＡ
／Ｄ（ＡｎａｌｏｇｔｏＤｉｇｉｔａｌ）変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32458290A JPH04192811A (ja) | 1990-11-27 | 1990-11-27 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32458290A JPH04192811A (ja) | 1990-11-27 | 1990-11-27 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192811A true JPH04192811A (ja) | 1992-07-13 |
Family
ID=18167431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32458290A Pending JPH04192811A (ja) | 1990-11-27 | 1990-11-27 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192811A (ja) |
-
1990
- 1990-11-27 JP JP32458290A patent/JPH04192811A/ja active Pending
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