JPH0482320A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPH0482320A JPH0482320A JP19649590A JP19649590A JPH0482320A JP H0482320 A JPH0482320 A JP H0482320A JP 19649590 A JP19649590 A JP 19649590A JP 19649590 A JP19649590 A JP 19649590A JP H0482320 A JPH0482320 A JP H0482320A
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- JP
- Japan
- Prior art keywords
- signal
- reference voltage
- comparator
- conversion circuit
- section
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンパレータの数量以上の分解能を得る多
ピッ）Ａ／Ｄ変換回路に関するものである。
ピッ）Ａ／Ｄ変換回路に関するものである。
第３図は、従来の並列型Ａ／Ｄ変換回路実施例を示すブ
ロック図である。図中の５は基準電圧発生部、６はコン
パレータ、７はエンコーダである。
ロック図である。図中の５は基準電圧発生部、６はコン
パレータ、７はエンコーダである。
基準電圧発生部５は、コンパレータ６で比較を行うため
の基準電圧を発生する。コンパレータ６は前段アナログ
回路からのアナログ信号と基準電圧発生部５からの基準
電圧を比較しディジタル信号を出力する。エンコーダ７
はコンパレータ６から出力されるディジタル信号を符号
化し、後段ディジタル回路へディジタル符号を出力する
。
の基準電圧を発生する。コンパレータ６は前段アナログ
回路からのアナログ信号と基準電圧発生部５からの基準
電圧を比較しディジタル信号を出力する。エンコーダ７
はコンパレータ６から出力されるディジタル信号を符号
化し、後段ディジタル回路へディジタル符号を出力する
。
従来の並列型Ａ／Ｄ変換回路では、Ａ／Ｄ変換の分解能
を高める場合、Ａ／Ｄ変換回路を構成しているコンパレ
ータの数量を増加する必要がある。
を高める場合、Ａ／Ｄ変換回路を構成しているコンパレ
ータの数量を増加する必要がある。
しかし、発熱、入力容量の増加等の問題により、コンパ
レータの数量の増加にも限界があるという難点があった
。
レータの数量の増加にも限界があるという難点があった
。
この発明では上記のような課題を解決するためになされ
たもので、Ａ／Ｄ変換回路を構成しているコンパレータ
の数量を増加することなく Ａ／Ｄ変換の分解能を高め
ることを目的とする。
たもので、Ａ／Ｄ変換回路を構成しているコンパレータ
の数量を増加することなく Ａ／Ｄ変換の分解能を高め
ることを目的とする。
この発明によるＡ／Ｄ変換回路は、ディジタル符号を出
力するカウンタと、ディジタル符号によって階段状の信
号を発生する信号発生部と、ＳＺＨ部から出力されたア
ナログ信号より信号発生部から出力されたアナログ信号
を減算する減算部とを設けたものである。
力するカウンタと、ディジタル符号によって階段状の信
号を発生する信号発生部と、ＳＺＨ部から出力されたア
ナログ信号より信号発生部から出力されたアナログ信号
を減算する減算部とを設けたものである。
〔作用」
この発明によるＡ／Ｄ変換回路は、Ａ／Ｄ変換回路を構
成しているコンパレータ数を増加することなくＡ／Ｄ変
換の分解能を高めることができる。
成しているコンパレータ数を増加することなくＡ／Ｄ変
換の分解能を高めることができる。
（実施例〕
第１図は、この発明の１実施例を示すブロック図である
。図中の２は３７８部、３は減算部、４は信号発生部、
５は基準電圧発生部、６はコンパレータ、７はエンコー
ダ、９はカウンタである。
。図中の２は３７８部、３は減算部、４は信号発生部、
５は基準電圧発生部、６はコンパレータ、７はエンコー
ダ、９はカウンタである。
なお、この発明に関連しない構成品は省略している。
カウンタ９はディジタル符号を出力する。信号発生部４
は上記ディジタル符号に対応した階段状のアナログ信号
を発生する。第２図（Ｃ）参照。この階段状のアナログ
信号は、この例では段数４段として説明する。また、こ
の１段分の信号の大きさをＸとする。よって発生するア
ナログ信号は、０３１ｘ、２ｘ、３ｘの４通り（２ビッ
ト分）である。
は上記ディジタル符号に対応した階段状のアナログ信号
を発生する。第２図（Ｃ）参照。この階段状のアナログ
信号は、この例では段数４段として説明する。また、こ
の１段分の信号の大きさをＸとする。よって発生するア
ナログ信号は、０３１ｘ、２ｘ、３ｘの４通り（２ビッ
ト分）である。
３７８部２は前段アナログ回路１からのアナログ信号を
一定期間保持する。３７８部２の出力信号範囲はＯ〜４
ｘとする。第２図（ａ）のＶｌ、Ｖ２Ｖ５のアナログ信
号を一定期間保持すると、それぞれ第２図すのＶｌ、Ｖ
２．Ｖ３となり点線で示す信号値を保持する。減算部３
は、第２図（ｂｌに示す３７８部２の出力アナログ信号
から、第２図（Ｃ）に示す信号発生部４のアナログ信号
を減算する。
一定期間保持する。３７８部２の出力信号範囲はＯ〜４
ｘとする。第２図（ａ）のＶｌ、Ｖ２Ｖ５のアナログ信
号を一定期間保持すると、それぞれ第２図すのＶｌ、Ｖ
２．Ｖ３となり点線で示す信号値を保持する。減算部３
は、第２図（ｂｌに示す３７８部２の出力アナログ信号
から、第２図（Ｃ）に示す信号発生部４のアナログ信号
を減算する。
基１！電圧発生部５はＡ／Ｄ変換分解能毎の基準電圧を
発生する。コンパレータ６は減算部３からのアナログ信
号と基準電圧発生部５からの基準電圧を比較する。基準
電圧発生部５、コンパレータ６はＡ／Ｄ変換分解能の数
だけ必要である。減算部３からコンパレータ６への入力
信号は第２図（ｄ）に示しである。この例では基準電圧
発生部５の発生信号範囲を０〜Ｘとし、これ以外のアナ
ログ信号がコンパレータ６へ入力された場合には、コン
パレータ６から出力されるディジタル信号は全て０か全
て１になる。減算部３からコンパレータ６への信号で０
〜Ｘの範囲に入っているのは、第２図（ロ）ではＡ、Ｂ
、Ｃの場合である。エンコーダ７は、コンパレータ６か
らの信号が全てＯか全て１でない場合には、コンパレー
タ６からのディジタル信号を符号化し後段ディジタル回
路８へ下段ディジタル符号として出力する。また、カウ
ンタ９がらのディジタル符号は上段ディジタル符号とし
て出力する。
発生する。コンパレータ６は減算部３からのアナログ信
号と基準電圧発生部５からの基準電圧を比較する。基準
電圧発生部５、コンパレータ６はＡ／Ｄ変換分解能の数
だけ必要である。減算部３からコンパレータ６への入力
信号は第２図（ｄ）に示しである。この例では基準電圧
発生部５の発生信号範囲を０〜Ｘとし、これ以外のアナ
ログ信号がコンパレータ６へ入力された場合には、コン
パレータ６から出力されるディジタル信号は全て０か全
て１になる。減算部３からコンパレータ６への信号で０
〜Ｘの範囲に入っているのは、第２図（ロ）ではＡ、Ｂ
、Ｃの場合である。エンコーダ７は、コンパレータ６か
らの信号が全てＯか全て１でない場合には、コンパレー
タ６からのディジタル信号を符号化し後段ディジタル回
路８へ下段ディジタル符号として出力する。また、カウ
ンタ９がらのディジタル符号は上段ディジタル符号とし
て出力する。
以上のようにこの発明によれば、信号発生部の発生信号
を用いることで、Ａ／Ｄ変換回路を構成しているコンパ
レータの数量を増加することなくＡ／Ｄ変換の分解能を
高めることができる。
を用いることで、Ａ／Ｄ変換回路を構成しているコンパ
レータの数量を増加することなくＡ／Ｄ変換の分解能を
高めることができる。
第１図はこの発明の１実施例によるＡ／Ｄ変換回路のブ
ロック図、第２図は各信号波形を示したグラフで、（ａ
）は前段アナログ回路出力信号を示したグラフ、（ｂ）
はＳ／Ｈ部出力出力信号したグラフ、（Ｃ）は信号発生
部出力信号を示したグラフ、（ｄ）は減算部出力信号を
示したグラフ、第３図は従来の並列型Ａ／Ｄ変換回路の
ブロック図である。 図において、１は前段アナログ回路、２はＳＺＨ部、３
は減算部、４は信号発生部、５は基準電圧発注部、６ば
コンパレータ、７はエンコーダ、８は後段ディジタル回
路、９はカウンタ、１０はこの発明の１実施例によるＡ
／Ｄ変換回路、１１は並列型Ａ／Ｄ変換回路である。 なお、図中同一符号は、同一あるいは相当部分を示す。
ロック図、第２図は各信号波形を示したグラフで、（ａ
）は前段アナログ回路出力信号を示したグラフ、（ｂ）
はＳ／Ｈ部出力出力信号したグラフ、（Ｃ）は信号発生
部出力信号を示したグラフ、（ｄ）は減算部出力信号を
示したグラフ、第３図は従来の並列型Ａ／Ｄ変換回路の
ブロック図である。 図において、１は前段アナログ回路、２はＳＺＨ部、３
は減算部、４は信号発生部、５は基準電圧発注部、６ば
コンパレータ、７はエンコーダ、８は後段ディジタル回
路、９はカウンタ、１０はこの発明の１実施例によるＡ
／Ｄ変換回路、１１は並列型Ａ／Ｄ変換回路である。 なお、図中同一符号は、同一あるいは相当部分を示す。
Claims (1)
- 入力アナログ信号を一定期間保持するＳ／Ｈ（Ｓａｍｐ
ｌｅ ａｎｄ Ｈｏｌｄ）部と、ディジタル符号を出力
するカウンタと、上記ディジタル符号により階段状の信
号を発生する信号発生部と、上記Ｓ／Ｈ部出力と信号発
生部出力の差をとる減算部と、基準電圧を発生する基準
電圧発生部と、減算部からのアナログ信号と基準電圧発
生部からの基準電圧を比較するコンパレータと、コンパ
レータからのディジタル信号を符号化するエンコーダを
備えたＡ／Ｄ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ）
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19649590A JPH0482320A (ja) | 1990-07-25 | 1990-07-25 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19649590A JPH0482320A (ja) | 1990-07-25 | 1990-07-25 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0482320A true JPH0482320A (ja) | 1992-03-16 |
Family
ID=16358722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19649590A Pending JPH0482320A (ja) | 1990-07-25 | 1990-07-25 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0482320A (ja) |
-
1990
- 1990-07-25 JP JP19649590A patent/JPH0482320A/ja active Pending
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