JPH0419577B2 - - Google Patents
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- Publication number
- JPH0419577B2 JPH0419577B2 JP61040768A JP4076886A JPH0419577B2 JP H0419577 B2 JPH0419577 B2 JP H0419577B2 JP 61040768 A JP61040768 A JP 61040768A JP 4076886 A JP4076886 A JP 4076886A JP H0419577 B2 JPH0419577 B2 JP H0419577B2
- Authority
- JP
- Japan
- Prior art keywords
- watchdog timer
- time
- timer counter
- computer system
- interrupt signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は計算機システムの動作を監視するウ
オツチ・ドツグ・タイマの監視時間の制約を改善
するウオツチ・ドツグ・タイマ制御装置に関する
ものである。
オツチ・ドツグ・タイマの監視時間の制約を改善
するウオツチ・ドツグ・タイマ制御装置に関する
ものである。
〈従来の技術〉
従来におけるウオツチ・ドツグ・タイマ回路の
構成を第４図ａに、その動作フローを第４図ｂに
示す。
構成を第４図ａに、その動作フローを第４図ｂに
示す。
第４図ａに示すように、ウオツチ・ドツグ・タ
イマ回路は、ウオツチ・ドツグ・タイマ・カウン
タ１にアドレス・デコーダ２を接続して構成され
る。
イマ回路は、ウオツチ・ドツグ・タイマ・カウン
タ１にアドレス・デコーダ２を接続して構成され
る。
この回路において、第４図ｂに示すように、計
算機システムの処理プログラムが起動すると、ア
ドレス・デコーダ２からのチツプ・セレクト信号
CSによつて、ウオツチ・ドツグ・タイマ・カウ
ンタ１は例えば周期ｔ／２n-1のクロツク・パルス
CLの計数を開始し、処理プログラムが終了し、
即ち時間Ｔ経過するとアドレス・デコーダ２によ
りリセツトされる。時間Ｔ経過してもアドレス・
デコーダ２からリセツト信号（信号CS）が与え
られない場合、ウオツチ・ドツグ・タイマ・カウ
ンタ１はタイム・アウトとなり、タイム・アウト
信号を出力し、計算機システムに異常が発生した
ことを通知する。この監視時間Ｔは、計算機シス
テムを構成する各回路要素で決定される時間ｔよ
りも小さく設定される。
算機システムの処理プログラムが起動すると、ア
ドレス・デコーダ２からのチツプ・セレクト信号
CSによつて、ウオツチ・ドツグ・タイマ・カウ
ンタ１は例えば周期ｔ／２n-1のクロツク・パルス
CLの計数を開始し、処理プログラムが終了し、
即ち時間Ｔ経過するとアドレス・デコーダ２によ
りリセツトされる。時間Ｔ経過してもアドレス・
デコーダ２からリセツト信号（信号CS）が与え
られない場合、ウオツチ・ドツグ・タイマ・カウ
ンタ１はタイム・アウトとなり、タイム・アウト
信号を出力し、計算機システムに異常が発生した
ことを通知する。この監視時間Ｔは、計算機シス
テムを構成する各回路要素で決定される時間ｔよ
りも小さく設定される。
このように、従来のウオツチ・ドツグ・タイマ
回路にあつては、ウオツチ・ドツグ・タイマの監
視時間Ｔが計算機システムを構成する各要素によ
つて一義的に決定されるので、このウオツチ・ド
ツグ・タイマ回路を使用するフアームウエアに制
約を与える状況が発生する。即ち、ウオツチ・ド
ツグ・タイマの監視時間をＴより大きくしようと
する場合、計算機システムを構成するハードウエ
アそのものを変更しなければならなかつた。
回路にあつては、ウオツチ・ドツグ・タイマの監
視時間Ｔが計算機システムを構成する各要素によ
つて一義的に決定されるので、このウオツチ・ド
ツグ・タイマ回路を使用するフアームウエアに制
約を与える状況が発生する。即ち、ウオツチ・ド
ツグ・タイマの監視時間をＴより大きくしようと
する場合、計算機システムを構成するハードウエ
アそのものを変更しなければならなかつた。
〈発明が解決しようとする問題点〉
本発明が解決しようとする技術的な課題は、ウ
オツチ・ドツグ・タイマの監視時間をハードウエ
アの構成に関係なく設定できるようにするとであ
り、本発明は、長い監視時間を自由に設定できる
ウオツチ・ドツグ・タイマ制御装置を実現するこ
とを目的とする。
オツチ・ドツグ・タイマの監視時間をハードウエ
アの構成に関係なく設定できるようにするとであ
り、本発明は、長い監視時間を自由に設定できる
ウオツチ・ドツグ・タイマ制御装置を実現するこ
とを目的とする。
〈問題を解決するための手段〉
上記した問題を解決した本発明は、クロツク・
パルスを計数しタイム・アウト信号を発生して計
算機システムの動作を監視するウオツチ・ドツ
グ・タイマ・カウンタを具備するウオツチ・ドツ
グ・タイマ制御装置において、前記ウオツチ・ド
ツグ・タイマ・カウンタを起動させる手段と、前
記クロツク・パルスを入力して前記計算機システ
ム内のマイクロプロセツサに割り込み信号を与え
る割り込み信号発生回路と、この割り込み信号の
発生回数を記憶する手段と、この割り込み信号に
より前記ウオツチ・ドツグ・タイマ・カウンタを
リセツトし、前記計算機システムが暴走した場合
に前記ウオツチ・ドツグ・タイマ・カウンタのリ
セツトを行なわない回路手段とを有することを特
徴とするウオツチ・ドツグ・タイマ制御装置であ
る。
パルスを計数しタイム・アウト信号を発生して計
算機システムの動作を監視するウオツチ・ドツ
グ・タイマ・カウンタを具備するウオツチ・ドツ
グ・タイマ制御装置において、前記ウオツチ・ド
ツグ・タイマ・カウンタを起動させる手段と、前
記クロツク・パルスを入力して前記計算機システ
ム内のマイクロプロセツサに割り込み信号を与え
る割り込み信号発生回路と、この割り込み信号の
発生回数を記憶する手段と、この割り込み信号に
より前記ウオツチ・ドツグ・タイマ・カウンタを
リセツトし、前記計算機システムが暴走した場合
に前記ウオツチ・ドツグ・タイマ・カウンタのリ
セツトを行なわない回路手段とを有することを特
徴とするウオツチ・ドツグ・タイマ制御装置であ
る。
〈作用〉
本発明のウオツチ・ドツグ・タイマ制御装置
は、割り込み信号発生回路から割り込み信号が発
生する毎に、ウオツチ・ドツグ・タイマ・カウン
タをリセツトし、計算機システムが異常となり、
割り込み信号の発生回数がある値を越えるとウオ
ツチ・ドツグ・タイマ・カウンタをリセツトせず
にタイム・アウト信号を発生させる。
は、割り込み信号発生回路から割り込み信号が発
生する毎に、ウオツチ・ドツグ・タイマ・カウン
タをリセツトし、計算機システムが異常となり、
割り込み信号の発生回数がある値を越えるとウオ
ツチ・ドツグ・タイマ・カウンタをリセツトせず
にタイム・アウト信号を発生させる。
〈実施例〉
第１図に本発明を実施したウオツチ・ドツグ・
タイマ制御装置の例を表わす。
タイマ制御装置の例を表わす。
この図において、１はウオツチ・ドツグ・タイ
マ・カウンタ、２はアドレス・デコーダで、第４
図ａに示す従来のウオツチ・ドツグ・タイマ回路
のものと同一である。３はクロツク・パルスCL
を入力し、この計算機システム内のマイクロプロ
セツサ（図示せず）に対して定周期割り込み信号
IRQを出力し、アドレス・デコーダ２によつてリ
セツトされるＤフリツプ・フロツプ回路FF、４
はマイクロプロセツサ側からウオツチ・ドツグ・
タイマ・カウンタ１に対してイネーブル信号／デ
イスイネーブル信号を出力し、計算機システムの
リセツト信号でリセツトされるＤフリツプ・フロ
ツプ回路FF、５はＤフリツプ・フロツプ回路４
のＱ出力及びアドレス・デコーダ２のウオツチ・
ドツグ・タイマ・カウンタ・リセツト信号が与え
られるゲート回路である。尚、Ｄフリツプ・フロ
ツプ回路FF４のクロツク端子には、アドレス・
デコーダ２からのウオツチ・ドツグ・タイマ・カ
ウンタ・チツプ・セレクト信号CS（イネーブル／
デイスイネーブル）、マイクロプロセツサからの
データ・ストローブ信号DS及びリード・ライト
信号Ｒ／Ｗがゲート回路ｇを介して与えられ、こ
のクロツクパルスにより、ウオツチ・ドツグ・タ
イマ・カウンタのイネーブル／デイスイネーブル
を設定する。
マ・カウンタ、２はアドレス・デコーダで、第４
図ａに示す従来のウオツチ・ドツグ・タイマ回路
のものと同一である。３はクロツク・パルスCL
を入力し、この計算機システム内のマイクロプロ
セツサ（図示せず）に対して定周期割り込み信号
IRQを出力し、アドレス・デコーダ２によつてリ
セツトされるＤフリツプ・フロツプ回路FF、４
はマイクロプロセツサ側からウオツチ・ドツグ・
タイマ・カウンタ１に対してイネーブル信号／デ
イスイネーブル信号を出力し、計算機システムの
リセツト信号でリセツトされるＤフリツプ・フロ
ツプ回路FF、５はＤフリツプ・フロツプ回路４
のＱ出力及びアドレス・デコーダ２のウオツチ・
ドツグ・タイマ・カウンタ・リセツト信号が与え
られるゲート回路である。尚、Ｄフリツプ・フロ
ツプ回路FF４のクロツク端子には、アドレス・
デコーダ２からのウオツチ・ドツグ・タイマ・カ
ウンタ・チツプ・セレクト信号CS（イネーブル／
デイスイネーブル）、マイクロプロセツサからの
データ・ストローブ信号DS及びリード・ライト
信号Ｒ／Ｗがゲート回路ｇを介して与えられ、こ
のクロツクパルスにより、ウオツチ・ドツグ・タ
イマ・カウンタのイネーブル／デイスイネーブル
を設定する。
さて、このように構成された本発明の装置の動
作を第１図及び第２図ａ，ｂに示す動作フローを
用いて説明する。
作を第１図及び第２図ａ，ｂに示す動作フローを
用いて説明する。
第２図ａの動作フローは、本発明装置の一連の
動作を表わし、処理プログラムが起動してウオツ
チ・ドツグ・タイマ・カウンタ１がイネーブルと
なり一連の処理を開始し、時間間隔Ｔ毎にマイク
ロプロセツサは、メモリ回路（ランダム・アクセ
ス・メモリRAM；図示せず）の領域に設けたフ
アームウエア用レジスタCNTをリセツト（CNT
に“０”を書き込む）し、再び、一連の処理を続
行する。
動作を表わし、処理プログラムが起動してウオツ
チ・ドツグ・タイマ・カウンタ１がイネーブルと
なり一連の処理を開始し、時間間隔Ｔ毎にマイク
ロプロセツサは、メモリ回路（ランダム・アクセ
ス・メモリRAM；図示せず）の領域に設けたフ
アームウエア用レジスタCNTをリセツト（CNT
に“０”を書き込む）し、再び、一連の処理を続
行する。
第２図ｂは、定周期で発生する割り込み信号
IRQによつて行なわれる動作を表わす。
IRQによつて行なわれる動作を表わす。
クロツク・パルスCLにより、Ｄフリツプ・フ
ロツプ回路３から割り込み信号IRQが発生する
と、マイクロプロセツサは、この定周期IRQを受
けてフアームウエアにより、このＤフリツプ・フ
ロツプ回路３をリセツトし、この定周期IRQが何
回発生したかを計数するため、RAM領域に設け
たレジスタCNTの値を“１”インクリメントす
る。
ロツプ回路３から割り込み信号IRQが発生する
と、マイクロプロセツサは、この定周期IRQを受
けてフアームウエアにより、このＤフリツプ・フ
ロツプ回路３をリセツトし、この定周期IRQが何
回発生したかを計数するため、RAM領域に設け
たレジスタCNTの値を“１”インクリメントす
る。
そして、この定周期IRQ発生回数の値CNTが、
（t1／t0）＋２以下の場合、マイクロプロセツサ側
のデータ信号によりウオツチ・ドツグ・タイマ・
カウンタ１のリセツト動作を行ない、（t1／t0）＋
２を越えた場合は、ウオツチ・ドツグ・タイマ・
カウンタ１のリセツト動作は行なわない。
（t1／t0）＋２以下の場合、マイクロプロセツサ側
のデータ信号によりウオツチ・ドツグ・タイマ・
カウンタ１のリセツト動作を行ない、（t1／t0）＋
２を越えた場合は、ウオツチ・ドツグ・タイマ・
カウンタ１のリセツト動作は行なわない。
ここで、値（t1／t0）＋２について説明する。
時間t1は、処理プログラムが起動して時間t1経
過後、更にウオツチ・ドツグ・タイマ・カウンタ
１自身が計数を開始し時間t2が経過すると、この
ウオツチ・ドツグ・タイマ制御装置の監視時間ｔ
となる値である（ｔ＝t1＋t2）。従つて、ウオツ
チ・ドツグ・タイマ制御装置の監視時間ｔから、
ウオツチ・ドツグ・タイマ・カウンタ１をリセツ
トしなかつた場合にタイム・アウト信号が発生す
るまでの時間t2を減算した値t1（＝ｔ−t2）を、定
周期割り込み信号IRQの発生周期t0で割ることに
より、ウオツチ・ドツグ・タイマ・カウンタ１を
リセツトする時間を算出できる。
過後、更にウオツチ・ドツグ・タイマ・カウンタ
１自身が計数を開始し時間t2が経過すると、この
ウオツチ・ドツグ・タイマ制御装置の監視時間ｔ
となる値である（ｔ＝t1＋t2）。従つて、ウオツ
チ・ドツグ・タイマ制御装置の監視時間ｔから、
ウオツチ・ドツグ・タイマ・カウンタ１をリセツ
トしなかつた場合にタイム・アウト信号が発生す
るまでの時間t2を減算した値t1（＝ｔ−t2）を、定
周期割り込み信号IRQの発生周期t0で割ることに
より、ウオツチ・ドツグ・タイマ・カウンタ１を
リセツトする時間を算出できる。
更にt1／t0の値に＋２することによつて、定周
期割り込み信号IRQの発生とウオツチ・ドツグ・
タイマ・カウンタ１がイネーブルとなる時点の非
同期による時間誤差を解消し、レジスタCNTに
“０”を書き込んでも定周期割り込みIRQが発生
しないとウオツチ・ドツグ・タイマ・カウンタ１
がリセツトされない時間の誤差を解消することが
できる。
期割り込み信号IRQの発生とウオツチ・ドツグ・
タイマ・カウンタ１がイネーブルとなる時点の非
同期による時間誤差を解消し、レジスタCNTに
“０”を書き込んでも定周期割り込みIRQが発生
しないとウオツチ・ドツグ・タイマ・カウンタ１
がリセツトされない時間の誤差を解消することが
できる。
このような処理を行なうことによつて、ウオツ
チ・ドツグ・タイマ装置の監視時間を延長するこ
とができ、その具体的な例を第３図に表わす。
チ・ドツグ・タイマ装置の監視時間を延長するこ
とができ、その具体的な例を第３図に表わす。
この図に示す例では、次のような条件に従つて
動作している。
動作している。
ウオツチ・ドツグ・タイマ装置の監視時間；ｔ＝
8s フアームウエア処理時間；Ｔ4s 定周期割り込み信号IRQ周期；t0＝1s ウオツチ・ドツグ・タイマ・カウンタ１の計数時
間；t2−2s t1（＝ｔ−t2）；6s （t1／t0）＋２；8s 計算機システムがスタートすると、クロツク・
パルスCLによつて、定周期割り込み信号IRQが
発生し、マイクロプロセツサ側に与えられる。マ
イクロプロセツサは割り込み信号IRQが与えられ
ると、Ｄフリツプ・フロツプ回路３をリセツト
し、RAM領域に設けたレジスタCNTの値を
“１”インクリメントした後、レジスタの値CNT
≦t1／（t0＋２）の場合には、ウオツチ・ドツ
グ・タイマ・カウンタ１をリセツトする。この例
に示す場合は、フアームウエア処理時間Ｔは4sで
あるので、正常時には、4s毎に、フアームウエアに
よつてレジスタCNTに“０”を書き込む。
8s フアームウエア処理時間；Ｔ4s 定周期割り込み信号IRQ周期；t0＝1s ウオツチ・ドツグ・タイマ・カウンタ１の計数時
間；t2−2s t1（＝ｔ−t2）；6s （t1／t0）＋２；8s 計算機システムがスタートすると、クロツク・
パルスCLによつて、定周期割り込み信号IRQが
発生し、マイクロプロセツサ側に与えられる。マ
イクロプロセツサは割り込み信号IRQが与えられ
ると、Ｄフリツプ・フロツプ回路３をリセツト
し、RAM領域に設けたレジスタCNTの値を
“１”インクリメントした後、レジスタの値CNT
≦t1／（t0＋２）の場合には、ウオツチ・ドツ
グ・タイマ・カウンタ１をリセツトする。この例
に示す場合は、フアームウエア処理時間Ｔは4sで
あるので、正常時には、4s毎に、フアームウエアに
よつてレジスタCNTに“０”を書き込む。
そして、再び、定周期割り込みIRQを計数して
いくが、この計算機システムに何らかの異常が発
生し、エラーが生じると、CNT＝４になつても
マイクロプロセツサにて０→CNT操作が行なわ
れず、レジスタCNTはその値を増大する。
いくが、この計算機システムに何らかの異常が発
生し、エラーが生じると、CNT＝４になつても
マイクロプロセツサにて０→CNT操作が行なわ
れず、レジスタCNTはその値を増大する。
レジスタCNTの値が９をこえると、CNT≦
（t1／t0）＋２が成り立たなくなり、マイクロプロ
セツサはウオツチ・ドツグ・タイマ・カウンタ１
のリセツトを行なわない。このため、ウオツチ・
ドツグ・タイマ・カウンタ１はクロツク・パルス
CLの計数を続行し、時間t2（＝2sでタイム・ア
ウト信号を出力し、この計算機システムに異常が
発生したことを通知する。
（t1／t0）＋２が成り立たなくなり、マイクロプロ
セツサはウオツチ・ドツグ・タイマ・カウンタ１
のリセツトを行なわない。このため、ウオツチ・
ドツグ・タイマ・カウンタ１はクロツク・パルス
CLの計数を続行し、時間t2（＝2sでタイム・ア
ウト信号を出力し、この計算機システムに異常が
発生したことを通知する。
このように、本発明のように構成することによ
つて、ウオツチ・ドツグ・タイマ・カウンタの実
際の監視時間2sにかかわらず、その監視時間を8s
に引き伸ばすことができる。
つて、ウオツチ・ドツグ・タイマ・カウンタの実
際の監視時間2sにかかわらず、その監視時間を8s
に引き伸ばすことができる。
尚、マイクロプロセツサ側のフアームウエアの
値ｔ設定により、この監視時間を任意に引き伸ば
すことが可能である。
値ｔ設定により、この監視時間を任意に引き伸ば
すことが可能である。
〈発明の効果〉
以上述べたように、本発明のウオツチ・ドツ
グ・タイマ装置によれば、割り込み信号発生回路
から割り込み信号が発生する毎にウオツチ・ドツ
グ・タイマ・カウンタをリセツトし、計算機シス
テムが異常となり、割り込み信号の発明回数があ
る値を越えるとウオツチ・ドツグ・タイマ・カウ
ンタをリセツトせずにタイム・アウト信号を発生
させるので、ウオツチ・ドツグ・タイマの監視時
間をハードウエアの構成に関係なく設定すること
ができ、長い監視時間を自由に設定できるウオツ
チ・ドツグ・タイマ制御装置を実現することがで
きる。
グ・タイマ装置によれば、割り込み信号発生回路
から割り込み信号が発生する毎にウオツチ・ドツ
グ・タイマ・カウンタをリセツトし、計算機シス
テムが異常となり、割り込み信号の発明回数があ
る値を越えるとウオツチ・ドツグ・タイマ・カウ
ンタをリセツトせずにタイム・アウト信号を発生
させるので、ウオツチ・ドツグ・タイマの監視時
間をハードウエアの構成に関係なく設定すること
ができ、長い監視時間を自由に設定できるウオツ
チ・ドツグ・タイマ制御装置を実現することがで
きる。
第１図は本発明を実施したウオツチ・ドツグ・
タイマ制御装置の例を表わす図、第２図ａ，ｂは
本発明のウオツチ・ドツグ・タイマ制御装置の動
作を表わす動作フロー、第３図は本発明のウオツ
チ・ドツグ・タイマ制御装置の実際の動作を説明
するための図、第４図ａは従来のウオツチ・ドツ
グ・タイマ装置を表わす構成図、第４図ｂはその
動作を表わす動作フローである。 １……ウオツチ・ドツグ・タイマ・カウンタ、
２……アドレス・デコーダ、３，４……Ｄフリツ
プ・フロツプ回路、５，ｇ……ゲート回路。
タイマ制御装置の例を表わす図、第２図ａ，ｂは
本発明のウオツチ・ドツグ・タイマ制御装置の動
作を表わす動作フロー、第３図は本発明のウオツ
チ・ドツグ・タイマ制御装置の実際の動作を説明
するための図、第４図ａは従来のウオツチ・ドツ
グ・タイマ装置を表わす構成図、第４図ｂはその
動作を表わす動作フローである。 １……ウオツチ・ドツグ・タイマ・カウンタ、
２……アドレス・デコーダ、３，４……Ｄフリツ
プ・フロツプ回路、５，ｇ……ゲート回路。
Claims (1)
- １ クロツク・パルスを計数しタイム・アウト信
号を発生して計算機システムの動作を監視するウ
オツチ・ドツグ・タイマ・カウンタを具備するウ
オツチ・ドツグ・タイマ制御装置において、前記
ウオツチ・ドツグ・タイマ・カウンタを起動させ
る手段と、前記クロツク・パルスを入力して前記
計算機システム内のマイクロプロセツサに割り込
み信号を与える割り込み信号発生回路と、この割
り込み信号の発生回数を記憶する手段と、この割
り込み信号により前記ウオツチ・ドツグ・タイ
マ・カウンタをリセツトし、前記計算機システム
が暴走した場合に前記ウオツチ・ドツグ・タイ
マ・カウンタのリセツトを行なわない回路手段と
を有することを特徴とするウオツチ・ドツグ・タ
イマ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61040768A JPS62197838A (ja) | 1986-02-26 | 1986-02-26 | ウオツチ・ドツグ・タイマ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61040768A JPS62197838A (ja) | 1986-02-26 | 1986-02-26 | ウオツチ・ドツグ・タイマ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62197838A JPS62197838A (ja) | 1987-09-01 |
| JPH0419577B2 true JPH0419577B2 (ja) | 1992-03-30 |
Family
ID=12589805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61040768A Granted JPS62197838A (ja) | 1986-02-26 | 1986-02-26 | ウオツチ・ドツグ・タイマ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62197838A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006338605A (ja) * | 2005-06-06 | 2006-12-14 | Denso Corp | プログラム異常監視方法及びプログラム異常監視装置 |
| JP2007018177A (ja) * | 2005-07-06 | 2007-01-25 | Seiko Epson Corp | 処理状態監視方法、処理状態監視プログラム、記録媒体および画像表示装置 |
| JP2010049311A (ja) * | 2008-08-19 | 2010-03-04 | Nec Infrontia Corp | 情報処理装置、ｐｏｓ端末および強制終了の制御方法 |
-
1986
- 1986-02-26 JP JP61040768A patent/JPS62197838A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62197838A (ja) | 1987-09-01 |
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