JPH04196166A - 半導体不揮発性メモリとその書き込み方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一度だけ書き込み可能な読み出し専用の半導体
不揮発性メモリと、その書き込み方法に関するものであ
る。

〔従来の技術〕

半導体集積回路においては、−度だけ書き込み可能なメ
モリ素子を用いて、トランジスタのしきい値電圧等の製
造バラツキの補正、動作条件の変更等の記憶を行うこと
により、歩留りの向上、性能の安定化が行われている。

−度だけ書き込み可能なメモリ素子としては、主として
、レーザーヒユーズ溶断型、電気ヒユーズ溶断型、接合
破壊型の各Ｐ　ＲＯＭ　（Ｐｒｏｇｒａｍｍａ−ａＭｅ
Ｒ，ｅａｄ　ＯｎｌｌｙＭｅｍｏｒｙ　）が挙げられる
。

〔発明が解決しようとする課題〕

しかしながら、レーザーヒユーズ溶断型は情報の書き込
みにレーザー発生のための専用装置が必要であることと
、ヒユーズ」二つパッシベーション膜を開孔し、レーザ
ーの入射窓を形成する必要があるためコストが高い。電
気ヒユーズ溶断型は情報の書き込み自体がポリシリコン
等を物理的に破壊することによるため、シリコンクズの
発生や、パッシベーション膜の劣化などの問題がある。

接合破壊型は情報の書き込みに、電流を多（必要とする
ため、書き込み時にかかる電圧が大きく、書き込み電流
の漏れを起こさないようにするため、書き込み電圧以上
の耐圧を半導体素子に要求されている。このためにプロ
セスが複雑になるという欠点がある。

そこで本発明の目的は、シリコンクズの発生やパッシベ
ーション膜の劣化を起こさず、さらに周辺素子の高耐圧
化を必要としない、製造工程が簡単な一度だけ書き込み
可能な不揮発性メモリと、その書き込み方法を提供する
ものである。

〔課題を解決するための手段〕

上記目的を達成するため本発明の不揮発性メモリは下記
記載の構造と書き込み方法を採用する。

（イ）　メモリ素子であるｎチャネルＭＯ８＋−ランジ
スタと、このｎチャネルＭＯ８Ｉ−ランジスタのゲート
とソースとの間に接続する第１の抵抗と、ｎチャネルＭ
　ＯＳ　＋−ランジスタのゲートと半導体装置の駆動電
源の低電位との間に接続する第２の抵抗とダイオードと
によりメモリセルを構成する。

（ロ）　メモリ素子であるｎチャネルＭＯＳトランジス
タと、このｎチャネルＭＯＳトランジスタのソースに接
続するビット線と、このビット線とワード線との間に接
続する抵抗とを備え、Ｉ】チャネルＭＯＳトランジスタ
のゲ・−１・を半導体装置の駆動電源の低電位に接続す
ることによりメモリセルを構成する。

（ハ）　メモリセルを構成する抵抗は、拡散抵抗、ポリ
シリコン抵抗の少なくとも１つからなる。

に）　メモリ素子であるｎチャネルＭＯＳトランジスタ
のドレインを半導体装置の駆動電源の高電位に接続し、
ｎチャネルＭＯＳトランジスタのソースに書き込み電圧
である負の高い電圧を印加することにより書き込みを行
なう。

〔実施例〕

以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の半導体不揮発性メモリの一実施例であ
るメモリセルの回路の一部を示すものである。第１図に
おいて、メモリ素子であるｎチャネルＭＯＳトランジス
タ（以下メモリトランジスタと呼ぶ）１０１は、ドレイ
ン１１１、ソース１１２、ゲート１１６、および基板電
極１１４から構成される。ゲート１１６とソース１１２
間は第１の抵抗１０２を接続し、ゲート１１６は第２の
抵抗１０４およびダイオード１０６を介して半導体装置
の駆動電源の低電位（以下■ｓ　ｓと呼ぶ）に接続され
ている。トンイン１１１は半導体装置の駆動電源の高電
位（以下■ｄｄと呼ぶ）に接続されている。さらに情報
をメモリトランジスタ１０１に書き込む際、外部から負
の高い書き込み電圧（以下Ｖｐｐと呼ぶ）を供給ずろ端
子１０５を設け、この端子１０５はビット線１１５を介
してソース１１２に接続されている。ビット線１１５と
ワード線１１６の間は第３の抵抗１０６により接続され
ている。

以上のように構成された半導体不揮発性メモリについて
、以下その動作を説明する。

情報の書き込みは、端子１０５にピクト線１１５を介し
て接続されたソース１１２とドレイン１１１の電位差■
ｄａ　（Ｖｄｄ−Ｖｐｐ）が、メモリトランジスタ１０
１のドレイン耐圧以上になるＶ　ｐ　ｐを外部電源より
端子１０５に印加して、メモリトランジスタ１０１のド
レイン−基板間の接合破壊を発生させることにより行う
。この接合破壊によりメモリトランジスタ１０１のドレ
イン１１１とソース１１２は基板電極１１４を通して電
気的に短絡する。この書き込みの時、ソース１１２には
負の高い電圧ＶｐＰが印加されるので、ダイオード１［
１３は順方向となり電流が流れろ。

この７ｇ８からダイオード１０３、第２の抵抗１０４、
第１の抵抗１０２そしてソース１１２への経路に電流が
流れると、ダイオード１０３の持つ抵抗の大きさは第１
の抵抗１０２、第２の抵抗１０４に比べて十分小さいの
で、ゲート１１６の電位は第１の抵抗１０２、第２の抵
抗１０４の大きさによりＶ、＠−０．６ＶがらＶｌ’ｌ
１間の任意の値を取ることが可能である。つまりゲート
１１６とソ・−ス１１２の電位差をメモリトランジスタ
１０１のしきい値電圧以上にすることが可能である。従
って、メモリトランジスタ１０１をオン状態で書き込み
することができる。一方、書き込み端子１０５にＶＰＩ
＋が印加されていないときには、ワード線１１６の電位
がＶ　ａ　ｓであろうと、ダイオード１０３は順方向に
はならないので、メモリトランジスタ１０１はオフ状態
となる。また、ワード線１１６の電位が■ｄｄのときに
はダイオード１０３は逆バイアス状態であるからリーク
電流が流れることはない。

次に情報の読み出し動作について、ビット線１１５の電
位が（■ｄｄ−■５１１）／２より高い状態だ情報の読
み出しはワード線１１６の電位をｙｅｓにすると、接合
破壊されたメモリトランジスタからは、ドレインとソー
スが短絡しているので１がビット線１１５から出力され
、接合破壊されていない非書き込み状態のメモリトラン
ジスタからは０が情報として読み出される。

第１図の回路図において、メモリトランジスタ１０１の
ドレイン１１１とソース１１２とが導通状態になる機構
は次のように説明される。

一般ニエンハンス型のｎチャネルＭｏｓトランジスタの
ドレイン耐圧はドレインと基板接合のアバランシェブレ
ークダウン、ゲートの影響による表面での電界集中、少
数キャリヤ注入の関与した寄生バイポーラ動作により決
められる。接合破壊自体のメカニズムは接合破壊型Ｆ　
ＲＯＭと同じである。つまり、書き込みにおいて、ドレ
インはドレイン耐圧より高い電圧で逆バイアスされるの
で、ブレークダウンを起こし電流が流れ出す。薄い接合
界面にそのほとんどの電圧がかかるため、接合での熱損
失も大きく、不均一な接合の一部の温度が熱暴走によっ
て急上昇し破壊に至る。

ダイオードの接合を破壊する接合破壊型ＰＲ，ＯＭは、
ＰＮ接合のアバランシェブレークダウンのみが耐圧を決
めるのに対し、メモリトランジスタでは前記のように複
数の効果がドレイン耐圧を低下させろ。第３図にソース
の電位を基準とした、ドレイン耐圧とゲート電圧の関係
を示す。ゲート電圧がドレイン電圧の約１／２である時
に、ドレイン耐圧が最も低くなることは周知の事実であ
る。

また第３図より最もドレイン耐圧が大きくなるのはゲー
ト電圧が０■の条件であることは明らかである。そして
、このドレイン耐圧は半導体装置のＰＮ接合の逆方向制
圧にほぼ一致する。

本発明のようにメモリトランジスタをオン状態にして書
き込みを行えば、周辺半導体素子の高耐圧化は必要ない
ことは明らかである。また第１図における第１の抵抗１
０２と第２の抵抗１０４の大きさを適切に選択すると、
ドレイン耐圧が最も低い状態で書き込みヤ行うことが可
能である。

第２図は本発明の他の実施例における半導体不揮発性メ
モリの一実施例である、メモリセルの部分回路図を示す
。第２図において、ｎチャネルＭＯＳトランジスタであ
るメモリトランジスタ２０１は、ドレイン２１１、ソー
ス２１２、ゲート２１６、および基板電極２１４がら構
成される。

ゲート２１６は■ＩＩｓに接続し、ドレイン２１１は■
ｄｄに接続されている。書き込み端子２０５はビット線
２１５を介してソース２１２に接続されている。ピント
線２１５とワード線２１６の間は抵抗２０６により接続
されている。

以上のように構成された半導体不揮発性メモリについて
、以下その動作を説明する。第１図における実施例と同
様に、■ｐｐが書き込み端子２０５に印加されるとゲー
ト２１６とソース２１２間の電位差はｙｅｓ　　ＶＩＩ
ｐとなり、ゲート電圧はメモリトランジスタ２０１のし
きい値電圧以上となるから、メモリトランジスタ２０１
はオン状態で書き込みが行われる。

第２図のメモリセルの書き込みはドレイン耐圧が最も低
い状態で行われない。しかし、第３図より明らかなよう
に、第２図のメモリセルにおいても、メモリトランジス
タのオフ状態と比較するとドレイン耐圧は約５■低下す
る。また、書き込みはメモリトランジスタが絶縁破壊し
ないように、過剰電流を制限して行わなければならない
。メモリトランジスタ２０１が絶縁破壊し、ドレイン２
１１とゲート２１６が短絡すると、■ｄｄ、ドレイン２
１１、ゲート２１６そしてＶ　ｓ　ａの経路を介して、
リーク電流が流れる。

絶縁破壊を起こさずに情報を書き込む電流値の範囲は、
−例としてＰウェル濃度１．９Ｘ１０”ａｊ□ｍＳ　／
　ｃｒ＆、ソースおよびドレイン濃度１２×１０２０ａ
ｔｏｍｓ　／　７、ゲート酸化膜厚３Ｑｎｍ、ゲート長
２μｍ、ゲート幅１０μｍのｎチャネルＭＯＳトランジ
スタをメモリセルとして用いた場合に、■ｄｓが１４Ｖ
の時、電流値は６０ｍＡから１５０ｍＡまである。一方
、第１図のメモリセルにおいてメモリトランジスタ１０
１が絶縁破壊し、ドレイン１１１とグー［１１３が短絡
した場合には、ダイオード１０６が逆バイアス状態にな
るのでリーク電流は流れない。

しかし、第２図のメモリセルは、第１図における第１の
抵抗１０２、第２の抵抗１０４そしてダイオード１０３
を必要としない。従って、半導体装置の高集積化に有利
である。

なおメモリセルを構成する抵抗は、拡散抵抗、あるいは
ポリシリコン抵抗で構成する。

〔発明の効果〕

以上の説明で明らかなように、本発明によれば、シリコ
ンクズの発生や、パッシベーション膜の劣化はない、従
って半導体素子の特性劣化が発生しない。また、周辺の
半導体素子の高耐圧化も必要ない。さらに構造は通常の
ｎチャネルＭＯ８と全（同一で、書き込み可能な不揮発
性メモリを得ることが可能となり、ＭＯＳ）ランジスタ
からなる集積回路に応用すれば、製造方法が簡単で製造
コストの増加がなくて済み、効果は非常に太きい。

【図面の簡単な説明】

第１図は本発明の実施例における不揮発性メモリを示す
回路図、第２図は他の実施例における不揮発性メモリを
示す回路図、第３図は本発明の不揮発性メモリの情報の
書き込み例を示しメモリトランジスタのドレイン耐圧と
ゲート電圧の関係な示すグラフである。 １０１．２０１・・・・・・ｎチャネルＭＯＳトランジ
スタ（メモリトランジスタ）、 １０２・・・・・・第１の抵抗、 １０６・・・・・・ダイオード、 １０４・・・・・・第２の抵抗、 １１１．２１１・・・・・・ドレイン、１１２．２１２
・・・・・・ソース、 １１６．２１６・・・・・・ゲート。 ■ｄｄ ｄｄ ２１１　　、。 ２１４１　　　　　ゆ＝−ｍ−■ ＼ ２１２　　　　　　　　　　　　　　↓／ ＳＳ

Claims (1)

1. 【特許請求の範囲】 （１）メモリ素子であるｎチャネルＭＯＳトランジスタ
   と、前記ｎチャネルＭＯＳトランジスタのゲートとソー
   スとの間に接続する第１の抵抗と、前記ｎチャネルＭＯ
   Ｓトランジスタのゲートと半導体装置の駆動電源の低電
   位との間に接続する第２の抵抗とダイオードとによりメ
   モリセルを構成することを特徴とする半導体不揮発性メ
   モリ。（２）メモリ素子であるｎチャネルＭＯＳトラン
   ジスタと、前記ｎチャネルＭＯＳトランジスタのソース
   に接続するビット線と、前記ビット線とワード線との間
   に接続する抵抗とを備え、前記ｎチャネルＭＯＳトラン
   ジスタのゲートを半導体装置の駆動電源の低電位に接続
   することによりメモリセルを構成することを特徴とする
   半導体不揮発性メモリ。 （３）メモリセルを構成する抵抗は、拡散抵抗、ポリシ
   リコン抵抗の少なくとも１つからなることを特徴とする
   請求項１あるいは請求項２記載の半導体不揮発性メモリ
   。 （４）メモリ素子であるｎチャネルＭＯＳトランジスタ
   のドレインを半導体装置の駆動電源の高電位に接続し、
   前記ｎチャネルＭＯＳトランジスタのソースに書き込み
   電圧である負の高い電圧を印加することにより書き込み
   を行なうことを特徴とする半導体不揮発性メモリの書き
   込み方法。