JPH04196556A - 半導体装置の実装方法 - Google Patents
半導体装置の実装方法Info
- Publication number
- JPH04196556A JPH04196556A JP2328118A JP32811890A JPH04196556A JP H04196556 A JPH04196556 A JP H04196556A JP 2328118 A JP2328118 A JP 2328118A JP 32811890 A JP32811890 A JP 32811890A JP H04196556 A JPH04196556 A JP H04196556A
- Authority
- JP
- Japan
- Prior art keywords
- connection
- chip
- mounting method
- semiconductor device
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、回路基板上に半導体装置を実装してなる電子
機器における半導体装置の実装方法に関する。
機器における半導体装置の実装方法に関する。
［従来の技術］
電子機器用の回路基板における半導体装置の実装方法は
、電子機器の小型高性能化の要求からより薄型化、高密
度化が要求されており、ペアチップ実装（ＩＣチップを
直接回路基板上に搭載し周辺回路と接続する実装方法）
がその主流をなしている。従来のペアチップ実装には、
おもにＣ０Ｂ（チップ・オン・ボード）実装方式とＴＡ
Ｂ （テープ・オートメイテッド・ボンディング）実装
方式の２つが用いられている。
、電子機器の小型高性能化の要求からより薄型化、高密
度化が要求されており、ペアチップ実装（ＩＣチップを
直接回路基板上に搭載し周辺回路と接続する実装方法）
がその主流をなしている。従来のペアチップ実装には、
おもにＣ０Ｂ（チップ・オン・ボード）実装方式とＴＡ
Ｂ （テープ・オートメイテッド・ボンディング）実装
方式の２つが用いられている。
ＣＯＢ実装方式（第３図に斜視図を示す）とは、あらか
じめ回路基板１上に搭載されたＩＣチップ２上の接続パ
ッド３と回路基板１上の接続パッド４とを金などの金属
線１１５を用いて順次接続していくペアチップ実装方式
である。さらに、工Ｃチップ２および金属細線５を樹脂
などで封止してＣ○Ｂ実装が完了する。
じめ回路基板１上に搭載されたＩＣチップ２上の接続パ
ッド３と回路基板１上の接続パッド４とを金などの金属
線１１５を用いて順次接続していくペアチップ実装方式
である。さらに、工Ｃチップ２および金属細線５を樹脂
などで封止してＣ○Ｂ実装が完了する。
これとは別のＴＡＢ実装方式という方法も用いられてい
る。第４図にその概略を示す。ＴＡＢ実装方式とはテー
プ状のフレキシブル基板６の開口部にあらかじめ突出し
て形成された接続用リード７（インナーリード）と、Ｉ
Ｃチップ２の接続用パッド上にあらかじめ金などにより
形成された金属突起８（バンプ）とを当接し、熱圧着等
により余端子を一括して接続（第４図（ａ））した徨、
樹脂などにより封止したもの（第４図（ｂ））をフレキ
シブル基板６より図中破線部分で切り離し、接続用リー
ドの外側９（アウターリード）を回路基板１上の接続用
バッド４に当接し、ハンダ付は等の方法により接続する
方法である（第４図（Ｃ））。多くの場合は、この部分
に樹脂などを充填して封止しＴＡＢ実装が完了する。Ｔ
ＡＢ実装方式は接続に金属細線を用いない為に、総厚１
ｍｍ程度の薄型実装が可能であり、接続ピッチ１００μ
ｍ程度が実用化されており高密度化が可能である。
る。第４図にその概略を示す。ＴＡＢ実装方式とはテー
プ状のフレキシブル基板６の開口部にあらかじめ突出し
て形成された接続用リード７（インナーリード）と、Ｉ
Ｃチップ２の接続用パッド上にあらかじめ金などにより
形成された金属突起８（バンプ）とを当接し、熱圧着等
により余端子を一括して接続（第４図（ａ））した徨、
樹脂などにより封止したもの（第４図（ｂ））をフレキ
シブル基板６より図中破線部分で切り離し、接続用リー
ドの外側９（アウターリード）を回路基板１上の接続用
バッド４に当接し、ハンダ付は等の方法により接続する
方法である（第４図（Ｃ））。多くの場合は、この部分
に樹脂などを充填して封止しＴＡＢ実装が完了する。Ｔ
ＡＢ実装方式は接続に金属細線を用いない為に、総厚１
ｍｍ程度の薄型実装が可能であり、接続ピッチ１００μ
ｍ程度が実用化されており高密度化が可能である。
［発明が解決しようとする課題］
しかし、前述の従来技術では、以下のような問題を有す
る。
る。
すなわちＣＯＢ実装方式では、金属細線５とＩＣチップ
２が接触して電気的短絡をおこさないようにＩＣチップ
側の金属細線の立ち上がりに１００〜２００μｍ程度の
垂直部分が必要となるため、ＣＯＢ実装では、総厚ｉｍ
ｍ以上の厚さになってしまい、電子機器の薄型化に限界
があった。また金属網ｌｌ１５の接続ピッチは１５０μ
ｍ程度が限界であり、２００端子以上のＩＣチップは必
要な接続ピッチを確保しようとすると、ＩＣチップが大
きくなりすぎ高密度実装できないという問題があった。
２が接触して電気的短絡をおこさないようにＩＣチップ
側の金属細線の立ち上がりに１００〜２００μｍ程度の
垂直部分が必要となるため、ＣＯＢ実装では、総厚ｉｍ
ｍ以上の厚さになってしまい、電子機器の薄型化に限界
があった。また金属網ｌｌ１５の接続ピッチは１５０μ
ｍ程度が限界であり、２００端子以上のＩＣチップは必
要な接続ピッチを確保しようとすると、ＩＣチップが大
きくなりすぎ高密度実装できないという問題があった。
さらに、金属細線５による接続は１端子ずつ順次行なわ
れる為、接続に時間がかかるという問題点もあった。
れる為、接続に時間がかかるという問題点もあった。
またＴＡＢ実装方式では、テープ状のフレキシブル基板
６を用いてインナーリード７をＩＣチップ２と接続し樹
脂封止する（インナーリード接続）工程とこれを単品に
切り離し、アウターリード９を回路基板１上の接続バッ
ド４と接続する（アウターリード接続）工程の２つの工
程が必要である。
６を用いてインナーリード７をＩＣチップ２と接続し樹
脂封止する（インナーリード接続）工程とこれを単品に
切り離し、アウターリード９を回路基板１上の接続バッ
ド４と接続する（アウターリード接続）工程の２つの工
程が必要である。
工程が複雑な為に加工に時間がかかる、歩留りが悪い、
多くの種類の加工装置が必要であるというような問題が
あった。
多くの種類の加工装置が必要であるというような問題が
あった。
そこで本発明は、このような間Ｂ点を解決するもので、
その目的とするところは加工工程が単純で加工時間も短
く、しかも薄型高密度実装が可能なペアチップ実装方式
を提供するところにある。
その目的とするところは加工工程が単純で加工時間も短
く、しかも薄型高密度実装が可能なペアチップ実装方式
を提供するところにある。
［１１１題を解決するための手段］
本発明の半導体装置の実装方法は、フレキシブル基板上
にあらかじめ形成された！１数の接続用リードを用いて
、複数の半導体装置の接続を直接行なうことを特徴とす
る。
にあらかじめ形成された！１数の接続用リードを用いて
、複数の半導体装置の接続を直接行なうことを特徴とす
る。
［実施例］
第１図は、本発明の実施例を示す断面図及び斜視図であ
る。 （ａ）は本発明の構成を示す断面図である。サラ
イ部１０を設けた回路基板１上にあらかじめ搭載された
ＩＣチップ２の複数の接続端子（バンブ）８は、サライ
部１０ａに搭載されたＩＣチップ２ａの複数の接続端子
（バンプ）８ａと、フレキシブル基板６上にあらかじめ
形成された接続用リード線１２により接続されている。
る。 （ａ）は本発明の構成を示す断面図である。サラ
イ部１０を設けた回路基板１上にあらかじめ搭載された
ＩＣチップ２の複数の接続端子（バンブ）８は、サライ
部１０ａに搭載されたＩＣチップ２ａの複数の接続端子
（バンプ）８ａと、フレキシブル基板６上にあらかじめ
形成された接続用リード線１２により接続されている。
第１図（ｂ）ないしくＣ）はこの実施例を加工工程順に
説明する斜視図である。 （ｂ）は回路基板１上に設け
られたサライ部１０に、ＩＣチップ２が搭載され、サラ
イ部１０ａにＩＣチップ２ａが搭載された状態である。
説明する斜視図である。 （ｂ）は回路基板１上に設け
られたサライ部１０に、ＩＣチップ２が搭載され、サラ
イ部１０ａにＩＣチップ２ａが搭載された状態である。
（Ｃ）はこの上方からフレキシブル基板６上にあらか
じめ銅などにより形成された複数の接続用リード線１２
を用いて、ＩＣチップ２の接続用バンブ８とＩＣチップ
２ａの接続用バンプ８ａとを接続した状態を示している
。
じめ銅などにより形成された複数の接続用リード線１２
を用いて、ＩＣチップ２の接続用バンブ８とＩＣチップ
２ａの接続用バンプ８ａとを接続した状態を示している
。
このようなペアチップ実装方式を用いると、接続の工程
が単純になるためＴＡＢ実装方式のような複雑な加工工
程を必要としない。従って加工装置も種類が少なくてす
み、加工時間が短縮され、接続の歩留りも向上する。ま
たＣＯＢ実装のように金属細線を必要としないので、厚
さ及び接続ピッチの点ではＴＡＢ実装と同等の薄型高密
度化が可能である。
が単純になるためＴＡＢ実装方式のような複雑な加工工
程を必要としない。従って加工装置も種類が少なくてす
み、加工時間が短縮され、接続の歩留りも向上する。ま
たＣＯＢ実装のように金属細線を必要としないので、厚
さ及び接続ピッチの点ではＴＡＢ実装と同等の薄型高密
度化が可能である。
さらに同一のフレキシブル基板で複数のＩＣチップを直
接接続するため、回路基板に接続バッド及び配線を必要
としない。従って回路基板が安価にできるという特徴も
有する。
接接続するため、回路基板に接続バッド及び配線を必要
としない。従って回路基板が安価にできるという特徴も
有する。
第２図には、本発明の別の実施例の断面図を示す。この
実施例は、回路基板１にサライを設ける代わりに、関ロ
部１１．１１ａｔ−設け、ＩＣチップ２，２ａを下方か
ら供給し、接続用リード線とＩＣチップの接続を行なう
ものである。あらかしめ回路基板上にＩＣチップを搭載
しておく必要が、なく加工工程がさらに単純化される。
実施例は、回路基板１にサライを設ける代わりに、関ロ
部１１．１１ａｔ−設け、ＩＣチップ２，２ａを下方か
ら供給し、接続用リード線とＩＣチップの接続を行なう
ものである。あらかしめ回路基板上にＩＣチップを搭載
しておく必要が、なく加工工程がさらに単純化される。
［発明の効果］
以上述べたように本発明によれば、フレキシブル基板上
にあらかじめ形成された複数の接続用＋７−ドを用いて
、複数の半導体装置の接続を直接行なうようにしたので
、ＴＡＢ実装方式に比べ加工工程が単純化された。これ
により電子機器の製造のための加工装置の種類が少なく
てすみ、加工時間が短縮され、歩留りが向上するため電
子機器のコストダウンに大きな効果がある。またＣＯＢ
実装方式に比べて薄型化、高密度化できるため、電子機
器の小型化、高機能化に対して効果がある。
にあらかじめ形成された複数の接続用＋７−ドを用いて
、複数の半導体装置の接続を直接行なうようにしたので
、ＴＡＢ実装方式に比べ加工工程が単純化された。これ
により電子機器の製造のための加工装置の種類が少なく
てすみ、加工時間が短縮され、歩留りが向上するため電
子機器のコストダウンに大きな効果がある。またＣＯＢ
実装方式に比べて薄型化、高密度化できるため、電子機
器の小型化、高機能化に対して効果がある。
さらに、回路基板が簡単にしかも安価にできるという効
果がある。
果がある。
第１図は本発明の半導体装置の実装方法を示す断面図及
び斜視図。 第２図は本発明の別の実施例を示す断面図。 第３図及び第４図は従来の半導体装置の実装方法を示す
斜視図。 １ −回路基板 ２．２ａ −ＩＣチップ（半導体装置）３
−ＩＣチップの接続用バッド４ −回路基板の
接続用バッド ５ −接続用金属細線 ６ −フレキシブル基板 ７ −接続用リード（インナーリード）８．８
ａ −金属突起（バンブ） ９ −接続用リード（アウターリード）１０．１
ｏａ−回路基板のサライ部 １１．１１ａ−回路基板の関口部 １２ −接続用リード線 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 銘木喜三部 他１多 節１０（１）） Ｍｌ 口（す
び斜視図。 第２図は本発明の別の実施例を示す断面図。 第３図及び第４図は従来の半導体装置の実装方法を示す
斜視図。 １ −回路基板 ２．２ａ −ＩＣチップ（半導体装置）３
−ＩＣチップの接続用バッド４ −回路基板の
接続用バッド ５ −接続用金属細線 ６ −フレキシブル基板 ７ −接続用リード（インナーリード）８．８
ａ −金属突起（バンブ） ９ −接続用リード（アウターリード）１０．１
ｏａ−回路基板のサライ部 １１．１１ａ−回路基板の関口部 １２ −接続用リード線 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 銘木喜三部 他１多 節１０（１）） Ｍｌ 口（す
Claims (1)
- 回路基板上に半導体装置を実装してなる電子機器におけ
る半導体装置の実装方法において、フレキシブル基板上
にあらかじめ形成された複数の接続用リードを用いて、
複数の半導体装置の接続を直接行なうことを特徴とする
半導体装置の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2328118A JPH04196556A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2328118A JPH04196556A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196556A true JPH04196556A (ja) | 1992-07-16 |
Family
ID=18206688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2328118A Pending JPH04196556A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196556A (ja) |
-
1990
- 1990-11-28 JP JP2328118A patent/JPH04196556A/ja active Pending
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