JPH04259232A - 半導体チップの実装方法 - Google Patents
半導体チップの実装方法Info
- Publication number
- JPH04259232A JPH04259232A JP3020625A JP2062591A JPH04259232A JP H04259232 A JPH04259232 A JP H04259232A JP 3020625 A JP3020625 A JP 3020625A JP 2062591 A JP2062591 A JP 2062591A JP H04259232 A JPH04259232 A JP H04259232A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- film carrier
- inner lead
- hole
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01221—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition
- H10W72/01225—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition in solid form, e.g. by using a powder or by stud bumping
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はフィルムキャリヤに半導
体チップを実装する方法に関する。半導体チップの実装
において従来のワイヤボンディングに代わる新しい技術
として、近年、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）技術が広く利用されるようになって
きている。フレキシブルプリント板からなるフィルムキ
ャリヤに半導体チップを直接実装するＴＡＢ技術は、従
来のワイヤボンディングに比べて多端子半導体チップの
実装が極めて容易である。 しかも装置の薄型化やフィルムキャリヤによる立体配線
化を容易に実現できるという特長を具えている。
体チップを実装する方法に関する。半導体チップの実装
において従来のワイヤボンディングに代わる新しい技術
として、近年、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）技術が広く利用されるようになって
きている。フレキシブルプリント板からなるフィルムキ
ャリヤに半導体チップを直接実装するＴＡＢ技術は、従
来のワイヤボンディングに比べて多端子半導体チップの
実装が極めて容易である。 しかも装置の薄型化やフィルムキャリヤによる立体配線
化を容易に実現できるという特長を具えている。
【０００２】しかし、デバイスホールに突出したインナ
ーリード部を半導体チップに熱圧着するＴＡＢ技術には
限界があり、例えば半導体チップが更に小型化されると
同時に接続される電極の数が更に増加すると、高い信頼
度で半導体チップをフィルムキャリヤに実装することが
極めて困難になる。そこでかかる半導体チップを高い信
頼度でフィルムキャリヤに実装できる実装方法の確立が
要望されている。
ーリード部を半導体チップに熱圧着するＴＡＢ技術には
限界があり、例えば半導体チップが更に小型化されると
同時に接続される電極の数が更に増加すると、高い信頼
度で半導体チップをフィルムキャリヤに実装することが
極めて困難になる。そこでかかる半導体チップを高い信
頼度でフィルムキャリヤに実装できる実装方法の確立が
要望されている。
【０００３】
【従来の技術】図２は従来のＴＡＢ技術を示す側断面図
である。図２（ａ） において従来の最も一般的なＴＡ
Ｂ技術は半導体チップ１をフィルムキャリヤ２に実装し
ており、フィルムキャリヤ２はベースフィルム２１に設
けられたデバイスホール２２に、３５μｍ程度の厚さを
有する銅（Ｃｕ）箔からなる導体パターン２３のインナ
ーリード部２４が突出している。半導体チップ１の電極
１１はそれぞれボール状の金バンプ１２を介してインナ
ーリード部２４に熱圧着され、補強のため半導体チップ
１とインナーリード部２４は樹脂３によって封止されて
いる。
である。図２（ａ） において従来の最も一般的なＴＡ
Ｂ技術は半導体チップ１をフィルムキャリヤ２に実装し
ており、フィルムキャリヤ２はベースフィルム２１に設
けられたデバイスホール２２に、３５μｍ程度の厚さを
有する銅（Ｃｕ）箔からなる導体パターン２３のインナ
ーリード部２４が突出している。半導体チップ１の電極
１１はそれぞれボール状の金バンプ１２を介してインナ
ーリード部２４に熱圧着され、補強のため半導体チップ
１とインナーリード部２４は樹脂３によって封止されて
いる。
【０００４】また図２（ｂ） においてエリアＴＡＢ方
式といわれる技術では半導体チップ１をフィルムキャリ
ヤ４に実装している。デバイスホールを具えていないフ
ィルムキャリヤ４はスルーホール４２を有し、導体パタ
ーン４３のインナーリード部４４はスルーホール４２を
介し下部電極４５に接続されている。半導体チップ１の
電極１１はそれぞれボール状の金バンプ１２を介して下
部電極４５に熱圧着される。
式といわれる技術では半導体チップ１をフィルムキャリ
ヤ４に実装している。デバイスホールを具えていないフ
ィルムキャリヤ４はスルーホール４２を有し、導体パタ
ーン４３のインナーリード部４４はスルーホール４２を
介し下部電極４５に接続されている。半導体チップ１の
電極１１はそれぞれボール状の金バンプ１２を介して下
部電極４５に熱圧着される。
【０００５】
【発明が解決しようとする課題】従来の最も一般的なＴ
ＡＢ技術を適用した場合は図２（ｃ） に示す如く、金
バンプ１２を介して電極１１をインナーリード部２４に
熱圧着する際に、ウエッジを押した跡２５がインナーリ
ード部２４に残りインナーリード部の機械的強度を低下
させる。しかし、従来の半導体チップの場合インナーリ
ード部の配列ピッチは １００μｍ 以上あり、３５μ
ｍ程度の厚さを有するＣｕ箔を用いて導体パターンを形
成することが充分可能である。即ち、ＴＡＢ技術を適用
したことによりインナーリード部の機械的強度が低下し
ても許容範囲である。
ＡＢ技術を適用した場合は図２（ｃ） に示す如く、金
バンプ１２を介して電極１１をインナーリード部２４に
熱圧着する際に、ウエッジを押した跡２５がインナーリ
ード部２４に残りインナーリード部の機械的強度を低下
させる。しかし、従来の半導体チップの場合インナーリ
ード部の配列ピッチは １００μｍ 以上あり、３５μ
ｍ程度の厚さを有するＣｕ箔を用いて導体パターンを形
成することが充分可能である。即ち、ＴＡＢ技術を適用
したことによりインナーリード部の機械的強度が低下し
ても許容範囲である。
【０００６】しかるに半導体チップが更に小型化される
と同時に接続される電極の数が増加すると、導体パター
ンのインナーリード部を １００μｍ 以下のピッチで
配列する必要があり、露光やエッチングによるパターン
の抜け性を考慮するとＣｕ箔の厚さを１７μｍ程度にし
なければならない。しかも従来の半導体チップの場合と
同等のウエッジを押した跡がインナーリード部に残る。 即ち、例えばインナーリード部の幅を等しくしても機械
的強度が大幅に低下するという問題があった。
と同時に接続される電極の数が増加すると、導体パター
ンのインナーリード部を １００μｍ 以下のピッチで
配列する必要があり、露光やエッチングによるパターン
の抜け性を考慮するとＣｕ箔の厚さを１７μｍ程度にし
なければならない。しかも従来の半導体チップの場合と
同等のウエッジを押した跡がインナーリード部に残る。 即ち、例えばインナーリード部の幅を等しくしても機械
的強度が大幅に低下するという問題があった。
【０００７】なお、エリアＴＡＢ方式といわれる技術で
はインナーリード部の機械的強度の低下が小さく、例え
ばＣｕ箔の厚さを１７μｍ程度にしても実装の信頼度が
低下することはない。しかしフィルムキャリヤの下部電
極と半導体チップの電極との位置合わせが極めて難しい
という問題があった。
はインナーリード部の機械的強度の低下が小さく、例え
ばＣｕ箔の厚さを１７μｍ程度にしても実装の信頼度が
低下することはない。しかしフィルムキャリヤの下部電
極と半導体チップの電極との位置合わせが極めて難しい
という問題があった。
【０００８】本発明の目的はインナーリード部の配列ピ
ッチが １００μｍ 以下になる半導体チップを、高い
信頼度でしかも容易にフィルムキャリヤに実装できる実
装方法を提供することにある。
ッチが １００μｍ 以下になる半導体チップを、高い
信頼度でしかも容易にフィルムキャリヤに実装できる実
装方法を提供することにある。
【０００９】
【課題を解決するための手段】図１は本発明になる半導
体チップの実装方法を示す側断面図である。なお全図を
通し同じ対象物は同一記号で表している。
体チップの実装方法を示す側断面図である。なお全図を
通し同じ対象物は同一記号で表している。
【００１０】上記課題はデバイスホールを具えていない
フィルムキャリヤ５に半導体チップ１を実装する方法で
あって、半導体チップ１の電極１１にフィルムキャリヤ
５を貫通可能な金バンプ１３を熱圧着する工程と、フィ
ルムキャリヤ５のベースフィルム５１に設けられた貫通
孔５２に金バンプ１３を嵌挿する工程と、貫通孔５２の
側方両側、または側方片側に形成されてなるフィルムキ
ャリヤ５のインナーリード部５４に、貫通孔５２を貫通
した金バンプ１３の先端を熱圧着する工程を有する本発
明になる半導体チップの実装方法によって達成される。
フィルムキャリヤ５に半導体チップ１を実装する方法で
あって、半導体チップ１の電極１１にフィルムキャリヤ
５を貫通可能な金バンプ１３を熱圧着する工程と、フィ
ルムキャリヤ５のベースフィルム５１に設けられた貫通
孔５２に金バンプ１３を嵌挿する工程と、貫通孔５２の
側方両側、または側方片側に形成されてなるフィルムキ
ャリヤ５のインナーリード部５４に、貫通孔５２を貫通
した金バンプ１３の先端を熱圧着する工程を有する本発
明になる半導体チップの実装方法によって達成される。
【００１１】
【作用】図１において半導体チップの電極にフィルムキ
ャリヤを貫通可能な金バンプを熱圧着する工程と、フィ
ルムキャリヤのベースフィルムに設けられた貫通孔に金
バンプを嵌挿する工程と、貫通孔の側方両側、または側
方片側に形成されてなるフィルムキャリヤのインナーリ
ード部に、貫通孔を貫通した金バンプの先端を熱圧着す
る工程を有する本発明になる半導体チップの実装方法は
、例えばＣｕ箔の厚さを１７μｍ程度にしてもインナー
リード部の機械的強度が低下することはない。しかもベ
ースフィルムの貫通孔に金バンプを嵌挿するため半導体
チップの位置合わせが容易である。即ち、インナーリー
ド部の配列ピッチが １００μｍ 以下になる半導体チ
ップを、高い信頼度でしかも容易にフィルムキャリヤに
実装できる実装方法を実現することができる。
ャリヤを貫通可能な金バンプを熱圧着する工程と、フィ
ルムキャリヤのベースフィルムに設けられた貫通孔に金
バンプを嵌挿する工程と、貫通孔の側方両側、または側
方片側に形成されてなるフィルムキャリヤのインナーリ
ード部に、貫通孔を貫通した金バンプの先端を熱圧着す
る工程を有する本発明になる半導体チップの実装方法は
、例えばＣｕ箔の厚さを１７μｍ程度にしてもインナー
リード部の機械的強度が低下することはない。しかもベ
ースフィルムの貫通孔に金バンプを嵌挿するため半導体
チップの位置合わせが容易である。即ち、インナーリー
ド部の配列ピッチが １００μｍ 以下になる半導体チ
ップを、高い信頼度でしかも容易にフィルムキャリヤに
実装できる実装方法を実現することができる。
【００１２】
【実施例】以下添付図により本発明の実施例について説
明する。図１において本発明になる実装方法は半導体チ
ップ１をフィルムキャリヤ５に実装しており、図１（ａ
） に示す如く半導体チップ１はそれぞれの電極１１に
金バンプ１３が熱圧着されている。また、フィルムキャ
リヤ５はベースフィルム５１の前記電極１１と対向する
位置に貫通孔５２が設けられ、半導体チップ１を実装す
る面の反対側に厚さが１７μｍ程度のＣｕ箔からなる導
体パターン５３が形成されている。なお導体パターン５
３のインナーリード部５４は途中で分割され貫通孔５２
の側方両側に配設されている。
明する。図１において本発明になる実装方法は半導体チ
ップ１をフィルムキャリヤ５に実装しており、図１（ａ
） に示す如く半導体チップ１はそれぞれの電極１１に
金バンプ１３が熱圧着されている。また、フィルムキャ
リヤ５はベースフィルム５１の前記電極１１と対向する
位置に貫通孔５２が設けられ、半導体チップ１を実装す
る面の反対側に厚さが１７μｍ程度のＣｕ箔からなる導
体パターン５３が形成されている。なお導体パターン５
３のインナーリード部５４は途中で分割され貫通孔５２
の側方両側に配設されている。
【００１３】かかるフィルムキャリヤ５に半導体チップ
１を実装する際は図１（ｂ） に示す如く、接着剤６に
よって半導体チップ１をフィルムキャリヤ５に接着する
と同時に、電極１１に熱圧着された金バンプ１３をベー
スフィルム５１の貫通孔５２に嵌挿する。電極１１に熱
圧着された金バンプ１３はベースフィルム５１の貫通孔
５２を貫通可能な高さを有し、先端をインナーリード部
５４に熱圧着することによって半導体チップ１のフィル
ムキャリヤ５への実装が完了する。
１を実装する際は図１（ｂ） に示す如く、接着剤６に
よって半導体チップ１をフィルムキャリヤ５に接着する
と同時に、電極１１に熱圧着された金バンプ１３をベー
スフィルム５１の貫通孔５２に嵌挿する。電極１１に熱
圧着された金バンプ１３はベースフィルム５１の貫通孔
５２を貫通可能な高さを有し、先端をインナーリード部
５４に熱圧着することによって半導体チップ１のフィル
ムキャリヤ５への実装が完了する。
【００１４】ボールボンダーによって半導体チップ１の
電極１１に熱圧着された金バンプ１３は、一般に図１（
ａ） に示す如く断面が凸字状になった金バンプ１３の
先端に髭状の突起１４が形成されている。図１（ｂ）
に示す如く突起１４を溶かし金バンプ１３の先端と共に
インナーリード部５４に熱圧着しても良いが、図１（ｃ
） に示す如く貫通孔５２の側方片側に形成されてなる
インナーリード部５４に突起１４を熱圧着しても良い。
電極１１に熱圧着された金バンプ１３は、一般に図１（
ａ） に示す如く断面が凸字状になった金バンプ１３の
先端に髭状の突起１４が形成されている。図１（ｂ）
に示す如く突起１４を溶かし金バンプ１３の先端と共に
インナーリード部５４に熱圧着しても良いが、図１（ｃ
） に示す如く貫通孔５２の側方片側に形成されてなる
インナーリード部５４に突起１４を熱圧着しても良い。
【００１５】このように半導体チップの電極にフィルム
キャリヤを貫通可能な金バンプを熱圧着する工程と、フ
ィルムキャリヤのベースフィルムに設けられた貫通孔に
金バンプを嵌挿する工程と、貫通孔の側方両側、または
側方片側に形成されてなるフィルムキャリヤのインナー
リード部に、貫通孔を貫通した金バンプの先端を熱圧着
する工程を有する本発明になる半導体チップの実装方法
は、例えばＣｕ箔の厚さを１７μｍ程度にしてもインナ
ーリード部の機械的強度が低下することはない。しかも
ベースフィルムの貫通孔に金バンプを嵌挿するため半導
体チップの位置合わせが容易である。即ち、インナーリ
ード部の配列ピッチが １００μｍ 以下になる半導体
チップを、高い信頼度でしかも容易にフィルムキャリヤ
に実装できる実装方法を実現することができる。
キャリヤを貫通可能な金バンプを熱圧着する工程と、フ
ィルムキャリヤのベースフィルムに設けられた貫通孔に
金バンプを嵌挿する工程と、貫通孔の側方両側、または
側方片側に形成されてなるフィルムキャリヤのインナー
リード部に、貫通孔を貫通した金バンプの先端を熱圧着
する工程を有する本発明になる半導体チップの実装方法
は、例えばＣｕ箔の厚さを１７μｍ程度にしてもインナ
ーリード部の機械的強度が低下することはない。しかも
ベースフィルムの貫通孔に金バンプを嵌挿するため半導
体チップの位置合わせが容易である。即ち、インナーリ
ード部の配列ピッチが １００μｍ 以下になる半導体
チップを、高い信頼度でしかも容易にフィルムキャリヤ
に実装できる実装方法を実現することができる。
【００１６】
【発明の効果】上述の如く本発明によればインナーリー
ド部の配列ピッチが １００μｍ 以下になる半導体チ
ップを、高い信頼度でしかも容易にフィルムキャリヤに
実装できる実装方法を提供することができる。
ド部の配列ピッチが １００μｍ 以下になる半導体チ
ップを、高い信頼度でしかも容易にフィルムキャリヤに
実装できる実装方法を提供することができる。
【図１】 本発明になる半導体チップの実装方法を示
す側断面図である。
す側断面図である。
【図２】 従来のＴＡＢ技術を示す側断面図である。
Claims (2)
- 【請求項１】 デバイスホールを具えていないフィル
ムキャリヤ（５） に半導体チップ（１） を実装する
方法であって、該半導体チップ（１） の電極（１１）
に該フィルムキャリヤ（５） を貫通可能な金バンプ（
１３）を熱圧着する工程と、該フィルムキャリヤ（５）
のベースフィルム（５１）に設けられた貫通孔（５２
）に該金バンプ（１３）を嵌挿する工程と、該貫通孔（
５２）の側方両側、または側方片側に形成されてなる導
体パターン（５３）のインナーリード部（５４）に、該
貫通孔（５２）を貫通した該金バンプ（１３）の先端を
熱圧着する工程を有することを特徴とした半導体チップ
の実装方法。 - 【請求項２】 請求項１記載の半導体チップの実装方
法において貫通孔（５２）に金バンプ（１３）を嵌挿す
るに際し、半導体チップ（１） を接着剤（６） によ
ってフィルムキャリヤ（５） に接着することを特徴と
した半導体チップの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020625A JPH04259232A (ja) | 1991-02-14 | 1991-02-14 | 半導体チップの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020625A JPH04259232A (ja) | 1991-02-14 | 1991-02-14 | 半導体チップの実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04259232A true JPH04259232A (ja) | 1992-09-14 |
Family
ID=12032424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3020625A Withdrawn JPH04259232A (ja) | 1991-02-14 | 1991-02-14 | 半導体チップの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04259232A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4446471A1 (de) * | 1994-12-23 | 1996-06-27 | Fraunhofer Ges Forschung | Chipkontaktierungsverfahren und damit hergestellte elektronische Schaltung |
-
1991
- 1991-02-14 JP JP3020625A patent/JPH04259232A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4446471A1 (de) * | 1994-12-23 | 1996-06-27 | Fraunhofer Ges Forschung | Chipkontaktierungsverfahren und damit hergestellte elektronische Schaltung |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6229711B1 (en) | Flip-chip mount board and flip-chip mount structure with improved mounting reliability | |
| JPH08186151A (ja) | 半導体装置及びその製造方法 | |
| JP2647001B2 (ja) | テープキャリアならびに半導体デバイスの実装構造およびその製造方法 | |
| JPH05144880A (ja) | 配線基板の電極構造 | |
| KR19980081815A (ko) | 전자부품 탑재용 기판 | |
| JP2893522B2 (ja) | Ｂｇａ半導体パッケージ及びその製造方法 | |
| JPH04259232A (ja) | 半導体チップの実装方法 | |
| JP2798108B2 (ja) | 混成集積回路装置 | |
| JPH0936275A (ja) | 表面実装型半導体装置の製造方法 | |
| JPH04262590A (ja) | フレキシブル配線板 | |
| JPH0547836A (ja) | 半導体装置の実装構造 | |
| JP2652222B2 (ja) | 電子部品搭載用基板 | |
| JPH11176849A (ja) | 半導体装置の製造方法 | |
| JPS63152161A (ja) | 半導体装置 | |
| JP2830221B2 (ja) | ハイブリッド集積回路のマウント構造 | |
| JPH0878484A (ja) | Ｔａｂテープキャリア及び半導体装置 | |
| JP3067364B2 (ja) | 金属突起電極付き半導体装置 | |
| JPH1079402A (ja) | 半導体パッケージ | |
| JPH06334059A (ja) | 半導体搭載用基板及びその製造方法 | |
| JP2609663B2 (ja) | テープキャリア | |
| JP2882130B2 (ja) | 半導体装置の製造方法 | |
| JPH0547847A (ja) | 半導体装置 | |
| JP2626081B2 (ja) | フィルムキャリヤ半導体装置 | |
| JP2505359Y2 (ja) | 半導体搭載用基板 | |
| JPH06209065A (ja) | 電子部品搭載装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |