JPH04196914A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路等において用いられるフリッ
プフロップ回路に関し、特に複数の入力信号についてＮ
ＡＮＤ演算を行なった結果を、クロック入力のタイミン
グで取込み出力側に伝達するフリップフロップ回路の構
成に関する。

〔従来の技術〕

従来この種の回路機能を達成しようとする場合には、第
３図に示したように単一入力のＤ形フリップフロップ回
路１０とは別にＮＡＮＤ演算回路２０を設け、複数の入
力信号についてＮＡＮＤ演算回路２０において演算した
結果を、Ｄ形フリップフロップ回路の制御入力りとして
取込む構成かとられていた。

第４図に、入力信号をＤＩ、Ｄ２の２入力とした場合に
ついて具体的な回路構成を示す。同図は、ＮＡ’ＮＤ演
算回路２０をＮＡＮＤゲート２１て構成し、Ｄ形フリッ
プフロップ回路１０として、例えば■日立製作所のＴＴ
Ｌデータブック中にＨＤ７４　Ｓ　７４として示される
もののような６個のＮＡＮＤゲート１１〜１６からなる
構成を用いている。たたし、このフリップフロップ回路
１０は、ＨＤ７４　Ｓ　７４と異なり、クリア入力用配
線およびプリセット入力用配線を備えていない。

〔発明か解決しようとする課題〕

このように従来の回路構成では、単一入力の７リソブフ
ロツブ回路の前段にＮＡＮＤ演算を行なうゲートを別に
もつため、本来の単一入力のフリップフロップ回路その
ものと比較して、クロック入力端子Ｃに対する制御入力
のセットアツプ時間を長く設定しなければならない、ト
グル周期が長くなる、またゲート数が多くなり消費電力
や占有面積が大きくなるなどの問題かあり、集積回路を
高速化・高集積化する上で妨げとなっていた。

〔課題を解決するための手段〕

この発明は、Ｄ形フリップフロップ回路において、制御
入力部に論理積演算機能を有するゲートを用い、従来Ｎ
ＡＮＤ演算回路の入力となるべき複数の信号をこれに直
接入力する構成としたものである。

上記論理積演算機能を有するゲートには、ＡＮＤゲート
およびＮＡＮＤゲートを含み、例えば前述したような６
個のＮＡＮＤゲートを用いた回路構成が利用できる。

〔作用〕

フリップフロップ回路の制御入力部を構成する１つの論
理ゲートに複数の入力信号が入力すると、そこで論理積
演算か行なわれるが、それは同時にフリップフロップ回
路への制御信号の取込みともなっている。

〔実施例〕

第１図にこの発明の一実施例を示す。本実施例のフリッ
プフロップ回路は、第１ないし第６のＮＡＮＤゲート１
〜６からなり、第４図のフリップフロップ回路１０との
相違は、第４のＮＡＮＤゲ〜ト４が外部からの複数（本
実施例では２つ）の入力信号Ｄｉ、Ｄ２を直接受ける構
成をとっていることである。

本実施例の回路が、第４図の回路と論理的に等価である
ことを下記に説明する。

今、本実施例および第４図のフリップフロップ回路のそ
れぞれにおける第４のＮＡＮＤゲート４゜１４に着目し
て、その出力をＺ、Ｚ″、第３のＮＡＮＤゲート３，１
３からの入力をｘ、ｘ’　とすると、本実施例および第
４図の回路について、それぞれ第１表および第２表に示
すような真理値表が得られる。

第１表 第２表 画表から明らかなように、入力信号Ｄｉ、Ｄ２に対し、
第４図で第５のＮＡＮＤゲート１５の出力として得られ
るＱ出力と同じＱ出力が、本実施例では第６のＮＡＮＤ
ゲート６の出力として得られる。

しかも、第４図の従来例では入力信号ＤＩ。

Ｄ２をいったんＮＡＮＤ演算回路２０に入力してＮＡＮ
Ｄ演算を行なってから、その結果をフリップフロップ回
路１０の制御入力部を構成する第４のＮＡＮＤゲート１
４に入力するという２段構えになっていたのに対し、本
実施例ではフリップフロップ回路の制御入力部を構成す
る第４のＮＡＮＤゲート４に直接入力するため、従来問
題であった制御入力のセットアツプ時間およびトグル周
期の増大か回避される。また、ＮＡＮＤ演算回路２０を
別に設ける必要がないため、消費電力や占有面積の増大
もほとんど問題とならない。

第２図に、他の実施例として独立したプリセット入力（
ＰＲ）端子およびクリア入力（ＣＬＲ）端子を付加して
使いやすくした例を示す。この実施例も上記の実施例と
同様に複数の入力信号（ＤＩ、Ｄ２）が直接第４のＮＡ
ＮＤゲート４に入力する構成をとる。前述した日立のＨ
Ｄ７４Ｓ７４（不図示）と比較すると、第５および第６
のＮＡＮＤゲート５，６に得られるＱ、Ｑ出力が逆にな
っており、そのためにプリセット入力とクリア入力も入
れ代っている。

以上、２入力の場合について述べたが３入力以上につい
ても同様である。

〔発明の効果〕

以上のようにこの発明によれば、Ｄ形フリップフロップ
回路において、制御入力部に論理積演算機能を有するゲ
ートを用い、そのゲートにＮＡＮＤ演算の対象となる複
数の信号を直接入力する構成としたことにより、複数の
入力信号のＮＡＮＤ演算を行なうと共に１、それをクロ
ック入力のタイミングで取込んで出力に伝達する回路機
能を、単なる単一入力のＤ形フリップフロップと同じセ
ットアツプ時間およびトグル周期で、しかも消費電力や
占有面積の増加をほとんど伴わずに実現することが可能
となり、集積回路を高速化・高集積化できる効果かある
。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は他
の実施例を示す回路図、第３図および第４図は従来例を
示すブロック図および回路図である。 １〜６・・・第１ないし第６のＮＡＮＤゲート。 代理人弁理士　　　長谷用　　芳　　樹間　　　　　　
　　　塩　　　１）　　辰　　　也実施例 第１図 従来例 第３図

Claims (1)

1. 【特許請求の範囲】 １、複数の論理ゲートからなり、複数の信号のＮＡＮＤ
   演算結果を制御入力としてクロック入力のタイミングで
   取込み出力側に伝達するＤ形フリップフロップ回路にお
   いて、制御入力部に論理積演算機能を有するゲートを用
   い、このゲートに、上記ＮＡＮＤ演算の対象となるべき
   複数の信号を直接入力するものとしたことを特徴とする
   フリップフロップ回路。 ２、制御入力部の論理積演算機能を有するゲートがＮＡ
   ＮＤゲートであることを特徴とする請求項１記載のフリ
   ップフロップ回路。 ３、すべての論理ゲートがＮＡＮＤゲートであることを
   特徴とする請求項１記載のフリップフロップ回路。 ４、複数の信号のＮＡＮＤ演算結果を制御入力としてク
   ロック入力のタイミングで取込み出力側に伝達するＤ形
   フリップフロップ回路において、第１のＮＡＮＤゲート
   と、 第１のＮＡＮＤゲートの出力を第１の入力とし出力を第
   １のＮＡＮＤゲートの第１の入力とする第２のＮＡＮＤ
   ゲートと、 第２のＮＡＮＤゲートの出力を第１の入力とする第３の
   ＮＡＮＤゲートと、、 第３のＮＡＮＤゲートの出力を第１の入力とを出力を第
   １および第３のＮＡＮＤゲートの第２の入力とする第４
   のＮＡＮＤゲートと、 第２のＮＡＮＤゲートの出力を第１の入力とする第５の
   ＮＡＮＤゲートと、 第３および第５のＮＡＮＤゲートの出力を第１および第
   ２の入力とし出力を第５のＮＡＮＤゲートの第２の入力
   とする第６のＮＡＮＤゲートとを備え、 第４のＮＡＮＤゲートに、第１の入力の他に上記ＮＡＮ
   Ｄ演算の対象となるべき複数の信号を直接入力するため
   の複数の入力端子を設けるとともに、 第２および第３のＮＡＮＤゲートにクロック入力端子を
   別に設けてなるフリップフロップ回路。 ５、さらに、第１および第５のＮＡＮＤゲートにクリア
   入力端子を設けるとともに、第２、第４および第６のＮ
   ＡＮＤゲートにプリセット入力端子を設けたことを特徴
   とする請求項４記載のフリップフロップ回路。