JPH0514947B2 - - Google Patents
Info
- Publication number
- JPH0514947B2 JPH0514947B2 JP60238120A JP23812085A JPH0514947B2 JP H0514947 B2 JPH0514947 B2 JP H0514947B2 JP 60238120 A JP60238120 A JP 60238120A JP 23812085 A JP23812085 A JP 23812085A JP H0514947 B2 JPH0514947 B2 JP H0514947B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- terminal
- external
- internal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Microcomputers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路、特に１本の端子に
複数の機能を持たせたものを有する半導体集積回
路に関するものである。
複数の機能を持たせたものを有する半導体集積回
路に関するものである。
従来のこの種の回路としては第２図に示すもの
があつた。第２図は従来の装置の構成を示すブロ
ツク図であり、図において１は否定回路、２は外
部入力端子（図面記号をXinとする）、３は外部
出力端子（図面記号をXout／Ｓとする）、４ａ，
４ｂはそれぞれ伝送ゲート、５は内部回路（図示
せず）に接続される否定回路１の出力信号線、６
は内部回路からの信号線、７は水晶発振子、８，
９はそれぞれコンデンサ、１０は抵抗器、１１，
１２はそれぞれ接続端子、１４は外部回路であり
７〜１２によつて構成されている。又、否定回路
１は外部入力端子Xin２に接続されており否定回
路１の出力は内部回路への信号線５と伝送ゲート
４ｂに接続され、他の一方の伝送ゲート４ａは信
号線６に接続されている。
があつた。第２図は従来の装置の構成を示すブロ
ツク図であり、図において１は否定回路、２は外
部入力端子（図面記号をXinとする）、３は外部
出力端子（図面記号をXout／Ｓとする）、４ａ，
４ｂはそれぞれ伝送ゲート、５は内部回路（図示
せず）に接続される否定回路１の出力信号線、６
は内部回路からの信号線、７は水晶発振子、８，
９はそれぞれコンデンサ、１０は抵抗器、１１，
１２はそれぞれ接続端子、１４は外部回路であり
７〜１２によつて構成されている。又、否定回路
１は外部入力端子Xin２に接続されており否定回
路１の出力は内部回路への信号線５と伝送ゲート
４ｂに接続され、他の一方の伝送ゲート４ａは信
号線６に接続されている。
次に第２図に示す回路の動作について説明す
る。水晶発振子７，コンデンサ８，９、抵抗１
０、接続端子１１，１２で構成される外部回路１
４は伝送ゲート４ｂが導通状態で伝送ゲート４ａ
が非導通状態のとき端子１１を端子２に、端子１
２を端子３に接続すると水晶発振回路が形成さ
れ、否定回路１での発振出力が信号線５を通し内
部回路で使用される。又、内部回路からの信号を
外部に取り出す場合には伝送ゲート４ａを導通状
態、伝送ゲート４ｂを非導通状態にし、端子３か
ら取り出す。更に内部回路でクロツク信号が必要
な場合、外部（図示せず）で別途作成したクロツ
ク信号を端子２へ供給する。
る。水晶発振子７，コンデンサ８，９、抵抗１
０、接続端子１１，１２で構成される外部回路１
４は伝送ゲート４ｂが導通状態で伝送ゲート４ａ
が非導通状態のとき端子１１を端子２に、端子１
２を端子３に接続すると水晶発振回路が形成さ
れ、否定回路１での発振出力が信号線５を通し内
部回路で使用される。又、内部回路からの信号を
外部に取り出す場合には伝送ゲート４ａを導通状
態、伝送ゲート４ｂを非導通状態にし、端子３か
ら取り出す。更に内部回路でクロツク信号が必要
な場合、外部（図示せず）で別途作成したクロツ
ク信号を端子２へ供給する。
上記のような半導体集積回路では外部回路とは
無関係に内部回路間で信号の入出力を行なう内部
ロジツクのトランジスタの容量に比べ、外部出力
端子を駆動する出力トランジスタの容量は数倍〜
数10倍大きいことが必要である。即ち、第２図の
否定回路１、伝送ゲート４ａ，４ｂを構成する出
力トランジスタは大容量を必要とする。特に伝送
ゲート４ａ，４ｂは減衰回路であるため、切り換
えを行なわれない場合に比べ、大容量のトランジ
スタを用いる必要があり従来の回路構成では大容
量のトランジスタを数多く使用せねばならないと
いう問題点があつた。即ち、第２図の例では否定
回路１、伝送ゲート４ａ，４ｂには容量の大きい
トランジスタを必要とする。
無関係に内部回路間で信号の入出力を行なう内部
ロジツクのトランジスタの容量に比べ、外部出力
端子を駆動する出力トランジスタの容量は数倍〜
数10倍大きいことが必要である。即ち、第２図の
否定回路１、伝送ゲート４ａ，４ｂを構成する出
力トランジスタは大容量を必要とする。特に伝送
ゲート４ａ，４ｂは減衰回路であるため、切り換
えを行なわれない場合に比べ、大容量のトランジ
スタを用いる必要があり従来の回路構成では大容
量のトランジスタを数多く使用せねばならないと
いう問題点があつた。即ち、第２図の例では否定
回路１、伝送ゲート４ａ，４ｂには容量の大きい
トランジスタを必要とする。
この発明は、かかる問題点を解決するためにな
されたもので、大容量のトランジスタを多数使用
せずに同等の機能を有する半導体集積回路を得る
ことを目的としている。
されたもので、大容量のトランジスタを多数使用
せずに同等の機能を有する半導体集積回路を得る
ことを目的としている。
この発明に係る半導体集積回路は伝送ゲートを
否定回路の前段に設け、外部出力端子用の出力ト
ランジスタを否定回路だけに用い、このトランジ
スタを内部信号の取り出し用出力トランジスタと
しても共用するものである。
否定回路の前段に設け、外部出力端子用の出力ト
ランジスタを否定回路だけに用い、このトランジ
スタを内部信号の取り出し用出力トランジスタと
しても共用するものである。
この発明においては内部信号を外部出力端子か
ら取り出す場合にも否定回路の出力トランジスタ
が外部出力端子を駆動するので、否定回路のトラ
ンジスタ以外には大容量のトランジスタを用いな
くても同様の動作が可能になる。
ら取り出す場合にも否定回路の出力トランジスタ
が外部出力端子を駆動するので、否定回路のトラ
ンジスタ以外には大容量のトランジスタを用いな
くても同様の動作が可能になる。
以下、この発明の実施例を図について説明す
る。第１図はこの発明の半導体集積回路の一実施
例を示すブロツク図で、第２図と同一符号は同一
又は相当部分を示し、１３はこの発明による外部
出力端子、４ｃ，４ｄはそれぞれ第２図の４ａ，
４ｂに対応する伝送ゲートであるが、第２図の場
合と異なり、これら伝送ゲート４ｃ，４ｄから直
接外部回路を駆動する必要がないので、４ａ，４
ｂより小さな容量のトランジスタで構成された伝
送ゲートである。
る。第１図はこの発明の半導体集積回路の一実施
例を示すブロツク図で、第２図と同一符号は同一
又は相当部分を示し、１３はこの発明による外部
出力端子、４ｃ，４ｄはそれぞれ第２図の４ａ，
４ｂに対応する伝送ゲートであるが、第２図の場
合と異なり、これら伝送ゲート４ｃ，４ｄから直
接外部回路を駆動する必要がないので、４ａ，４
ｂより小さな容量のトランジスタで構成された伝
送ゲートである。
次にこの発明の回路の動作について説明する。
水晶発振子７，コンデンサ８，９、抵抗１０、端
子１１で構成された外部回路１４は、伝送ゲート
４ｄが導通状態で伝送ゲート４ｃが非導通状態の
とき端子１１を端子２に接続し、端子１２を端子
３に接続することで水晶発振回路が形成され、発
振信号を否定回路１の出力端子３又は端子２から
取り出すことにより内部回路で使用することがで
きる。又、内部回路からの内部信号を外部へ取り
出す場合には内部回路からの信号線６から伝送ゲ
ート４ｃを導通状態、伝送ゲート４ｂを非導通状
態にすれば実現できる。ただし、この場合外部出
力端子１３に表われる信号は内部回路からの信号
の反転となる。内部回路でクロツク信号が必要な
場合、外部（図示せず）で別途作成したクロツク
信号を端子２へ供給し、内部回路はここからの信
号を取り入れることで使用することができる。
水晶発振子７，コンデンサ８，９、抵抗１０、端
子１１で構成された外部回路１４は、伝送ゲート
４ｄが導通状態で伝送ゲート４ｃが非導通状態の
とき端子１１を端子２に接続し、端子１２を端子
３に接続することで水晶発振回路が形成され、発
振信号を否定回路１の出力端子３又は端子２から
取り出すことにより内部回路で使用することがで
きる。又、内部回路からの内部信号を外部へ取り
出す場合には内部回路からの信号線６から伝送ゲ
ート４ｃを導通状態、伝送ゲート４ｂを非導通状
態にすれば実現できる。ただし、この場合外部出
力端子１３に表われる信号は内部回路からの信号
の反転となる。内部回路でクロツク信号が必要な
場合、外部（図示せず）で別途作成したクロツク
信号を端子２へ供給し、内部回路はここからの信
号を取り入れることで使用することができる。
なお、上記実施例では入力切り換え回路に伝送
ゲートを用いたものを使用しているが、他の切り
換え回路やマルチプレクサを用いても同様の効果
を奏する。この明細書ではこれらの回路を一般的
に入力切り換え回路という。
ゲートを用いたものを使用しているが、他の切り
換え回路やマルチプレクサを用いても同様の効果
を奏する。この明細書ではこれらの回路を一般的
に入力切り換え回路という。
又、上記実施例では反転増幅回路として否定回
路を用いたものを示したが、反転増幅作用をもつ
ものであればNAND回路、NOR回路など他の回
路を用いても同様の効果を奏する。この明細書で
はこれらの回路を一般的に反転増幅回路という。
路を用いたものを示したが、反転増幅作用をもつ
ものであればNAND回路、NOR回路など他の回
路を用いても同様の効果を奏する。この明細書で
はこれらの回路を一般的に反転増幅回路という。
又、上記実施例では入力切り換え回路として発
信用と内部信号用の２系統のものを示したが、３
系統以上であつても同様の効果を奏する。
信用と内部信号用の２系統のものを示したが、３
系統以上であつても同様の効果を奏する。
さらに上記実施例では外部回路として水晶発振
回路を構成したものを示したが、他の回路、例え
ばCR発振回路や遅延線を用いた回路等を使用し
ても同様の効果を奏する。
回路を構成したものを示したが、他の回路、例え
ばCR発振回路や遅延線を用いた回路等を使用し
ても同様の効果を奏する。
この発明は以上説明したとおり入力切り換え回
路を反転増幅回路の前段に設け、内部信号を外部
出力端子から取り出すための出力トランジスタの
役割を反転増幅回路が兼用するように構成した
の、半導体集積回路の面積を減少させることがで
き、又、出力回路が増加することによつて生じる
消費電力の増大を防止する効果がある。
路を反転増幅回路の前段に設け、内部信号を外部
出力端子から取り出すための出力トランジスタの
役割を反転増幅回路が兼用するように構成した
の、半導体集積回路の面積を減少させることがで
き、又、出力回路が増加することによつて生じる
消費電力の増大を防止する効果がある。
第１図はこの発明の一実施例を示すブロツク
図、第２図は従来の半導体集積回路の一例を示す
ブロツク図である。 図において１は否定回路、２は外部入力端子、
３は外部出力端子、４ｃ，４ｄはそれぞれ伝送ゲ
ート、６は内部信号線、１４は外部回路。尚、各
図中同一符号は同一又は相当部分を示す。
図、第２図は従来の半導体集積回路の一例を示す
ブロツク図である。 図において１は否定回路、２は外部入力端子、
３は外部出力端子、４ｃ，４ｄはそれぞれ伝送ゲ
ート、６は内部信号線、１４は外部回路。尚、各
図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 内部回路と外部回路との間で信号の入出力を
行なうための外部出力端子と外部入力端子とを有
する半導体集積回路において、 その出力が上記外部出力端子に接続される反転
増幅回路、この反転増幅回路の入力と上記外部入
力端子及び内部回路からこの反転増幅回路に入力
すべき信号との間にそれぞれ設けられる入力切換
回路を備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238120A JPS6295622A (ja) | 1985-10-22 | 1985-10-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238120A JPS6295622A (ja) | 1985-10-22 | 1985-10-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6295622A JPS6295622A (ja) | 1987-05-02 |
| JPH0514947B2 true JPH0514947B2 (ja) | 1993-02-26 |
Family
ID=17025474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60238120A Granted JPS6295622A (ja) | 1985-10-22 | 1985-10-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295622A (ja) |
-
1985
- 1985-10-22 JP JP60238120A patent/JPS6295622A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6295622A (ja) | 1987-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900015464A (ko) | 논리신호 기억과 전송회로 | |
| JPH07183771A (ja) | フリップフロップ回路 | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| US4297591A (en) | Electronic counter for electrical digital pulses | |
| JPH0514947B2 (ja) | ||
| JPH0470212A (ja) | 複合論理回路 | |
| JPH04306013A (ja) | ラッチ回路装置 | |
| JPH0551209B2 (ja) | ||
| JPS6037822A (ja) | Ｃｍｏｓ論理回路 | |
| JPS607697A (ja) | 相補型半導体集積回路 | |
| US3678290A (en) | Ratioless and non-inverting logic circuit using field effect boosting devices | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JPH0630379B2 (ja) | マスタスライス式半導体装置 | |
| JPS6249440A (ja) | キヤリ生成回路 | |
| JPS62145741A (ja) | Ｃｍｏｓゲ−トアレイ | |
| JPS63294123A (ja) | スリ−ステ−ト回路 | |
| JPS6153814A (ja) | ラツチ回路 | |
| JPH0347003B2 (ja) | ||
| JPH01194710A (ja) | パワー・オン・リセット回路 | |
| JPS6384148A (ja) | 半導体集積回路装置 | |
| JPH06260901A (ja) | ラッチ回路及びフリップフロップ回路 | |
| JPH04196914A (ja) | フリップフロップ回路 | |
| JPH05335936A (ja) | 記憶回路 | |
| JPS62266645A (ja) | シリアルインタ−フエ−ス回路 | |
| JPS62145901A (ja) | 発振回路 |