JPH0419907Y2 - - Google Patents

Info

Publication number
JPH0419907Y2
JPH0419907Y2 JP1984115642U JP11564284U JPH0419907Y2 JP H0419907 Y2 JPH0419907 Y2 JP H0419907Y2 JP 1984115642 U JP1984115642 U JP 1984115642U JP 11564284 U JP11564284 U JP 11564284U JP H0419907 Y2 JPH0419907 Y2 JP H0419907Y2
Authority
JP
Japan
Prior art keywords
clock
pulse
frequency
circuit
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP1984115642U
Other languages
English (en)
Other versions
JPS6133575U (ja
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP1984115642U priority Critical patent/JPS6133575U/ja
Priority to AU45141/85A priority patent/AU588239B2/en
Priority to CA000487218A priority patent/CA1235800A/en
Priority to US06/758,341 priority patent/US4613827A/en
Priority to EP85109317A priority patent/EP0170207A3/en
Publication of JPS6133575U publication Critical patent/JPS6133575U/ja
Application granted granted Critical
Publication of JPH0419907Y2 publication Critical patent/JPH0419907Y2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/79—Processing of colour television signals in connection with recording
    • H04N9/87—Regeneration of colour television signals
    • H04N9/89—Time-base error compensation
    • H04N9/896—Time-base error compensation using a digital memory with independent write-in and read-out clock generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Television Signal Processing For Recording (AREA)
  • Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)

Description

【考案の詳細な説明】 産業上の利用分野 この考案はVTRの再生系に設けられるTBC用
書込みクロツク形成回路等に適用して好適なクロ
ツク形成回路に関する。
背景技術とその問題点 業務用VTR等の再生系には再生映像信号のジ
ツタを取り除くことなどを目的とした時間軸補正
器（TBC）が設けられているが、このTBCには
再生映像信号のジツタに正確に追従し、かつその
バースト信号に位相同期した書込みクロツクを形
成するためのクロツク形成回路を有する。
第５図はこのようなTBCに使用されるクロツ
ク形成回路１０の従来例であり、例えば米国特許
4165524号明細書に開示されている。
この図において、端子１に供給された再生映像
信号Svは同期分離回路２に供給されて水平同期
信号PHが分離され、これがPLL回路３に供給さ
れて水平同期信号PHの周波数変動に追従したnH
（ｎは整数、Hは水平周波数）のクロツクCK1が
形成される。この例では、NTSC方式の場合、ｎ
＝910，PAL方式の場合ｎ＝1135に選定される。
再生映像信号Svはさらにバースト分離回路４
に供給されてバースト信号SBが分離され、このバ
ースト信号SBがAPC回路５に供給されて、これ
に供給されるクロツクCK1の位相が同期化される
ことによつて出力端子６にはバースト信号SBに位
相同期し、かつクロツクCK1と同一周波数の書込
みクロツクCKwが出力される。
書込みクロツクCKwは図示せずも、再生映像
信号SvをＡ／Ｄ変換するためのサンプリングク
ロツクとして使用されると共に、デジタルメモリ
に対する書込みクロツクとして使用される。
ところで、クロツク形成回路１０をこのように
構成する場合には、位相同期用のAPC回路５は
一般に回路素子数が多く、しかもアナログ処理系
とデジタル処理系とが混在するためIC化に不向
きな構成となつている。また、アナログ処理系を
有するので温度特性が悪く、動作が安定しない欠
点もある。
考案の目的 そこで、この考案では回路規模を少なくして
IC化に好適なクロツク形成回路を提案するもの
である。
考案の概要 そのためこの考案においては、PLL回路のほ
かに、ゲート形可変発振器を設け、バースト信号
でこのゲート形可変発振器を制御して、バースト
信号に位相ロツクされたnHのクロツク（第２の
クロツク）を形成すると共に、この第２のクロツ
クとPLL回路より出力されたnHのクロツク、す
なわち第１のクロツクとのパルス幅の差を検出
し、このパルス幅の差が零になるように可変発振
器の周波数を制御することによつて、再生された
水平走査周波数の周波数変動に追従し、かつバー
スト信号に位相ロツクされた第２のクロツクを得
るようにしたものである。
この第２のクロツクが書込みクロツクとして使
用される。
この構成によれば回路素子数が少くなると共に
周波数差検出系等をIC化できるので、従来の欠
点を一掃したクロツク形成回路を実現できる。
実施例 続いて、この考案に係るクロツク形成回路を第
１図〜第４図を参照して詳細に説明する。
第１図はこの考案に係るクロツク形成回路１０
の一例であつて、端子１に供給された再生映像信
号Svは同期分離回路２に供給されて水平同期信
号PHが分離され、これがPLL回路３に供給され
て、上述したように水平同期信号PHの周波数変
動に追従したnH（ｎは整数、Hは水平周波数）の
クロツク（第１のクロツク）CK1が形成される。
ｎの設定は上述したと同様である。
再生映像信号SVはさらにバースト分離回路４
に供給されてバースト信号SBが分離される。
第１のクロツクCK1は周波数差検出器３０に設
けられた第１のカウンタ１１に供給されて、１／
Ｍにカウントダウンされる。Ｍは整数であつて、
ｎ＞Ｍの関係にあり、この例ではＭ＝512に設定
される。従つて、今PAL方式のものに適用する
場合は、この第１のカウンタ１１よりデユーテー
がほぼ50％の第１のパルスP1（第２図Ａ）が出力
される。
第１のカウンタ１１はバースト信号SBに同期し
てカウント動作が開始される。そのため、バース
ト信号SBと第１のクロツクCK1が同期化回路１２
に供給されて、バースト信号SBの中の信頼のでき
る位相を持つた１波に対応する第１のクロツク
CK1の１パルスが抽出されてこれが第１のカウン
タ１１にスタートパルスPS（図示せず）として供
給される。
バースト信号SBはゲート形可変発振器１４に対
するスタートストツプパルスPSSの形成回路１５
に供給されてバースト信号SBに同期したスタート
ストツプパルスPSSが形成される。この例では第
３図Ａ，Ｂに示すようにバースト信号SBの第２波
に同期した１波長分のスタートストツプパルス
PSSが形成され、これによつて可変発振器１４の
発振状態が制御される。スタートストツプパルス
PSSのパルス幅は1/2波長分でもよいが、１〜数波
長分あつた方が好ましい。
可変発振器１４は中心の発振周波数（平均周波
数）がnHとなるように選定されたものであつて、
そしてこの例ではスタートストツプパルスPSSの
立下りのタイミングで可変発振器１４の発振が開
始され、その立上りのタイミングで発振が停止さ
れる。従つて可変発振器１４より得られるクロツ
ク（第２のクロツク）CKwは第３図Ｃに示すよ
うに、バースト信号SBにその位相が同期した断続
的な発振クロツクとなつて得られる。
この第２のクロツクCKwは出力端子６に導出
され、書込みクロツクとして使用される。
再生映像信号SVの書込みは映像部分だけであ
るので、書込みクロツクCKwとしてはこのよう
に断続的なクロツクであつても別段差支えない。
第２のクロツクCKwはさらに第２のカウンタ
１６に供給されてそのクロツク１／Ｍにカウント
ダウンされて第２のパルスP2が形成されるが、
そのカウント動作はバースト信号SBに同期して行
なわれる。この場合第３図に示すようにスタート
ストツプパルスPSSの立下り同期して得られる第
２のクロツクCKwが入力した状態でのバースト
信号SB（時点t2におけるバースト信号SB）によつ
てカウント動作がスタートするようにそのタイミ
ング関係が調整される。
このように平均周波数がnHの第２のクロツク
CKwを１／Ｍに逓降すれば、第１のパルスP1と
同様なデユーテーをもつ第２のパルスP2（第２図
Ｂ）が得られると共に、第１のパルスP1と第２
のパルスP2とはTaなる位相差が生ずる（第３図
参照）。
一方、第２のパルスP2のパルス幅T2は可変発
振器１４の発振周波数によつて変動する。平均周
波数がnHのときは第１のパルスP1のパルス幅T1
とほぼ等しいが、平均周波数がnHよりも低くな
るとそれにつれてパルス幅T2はT1よりも大きく
なる。例えば第２図Ｅのようになる。すなわち、
第２のパルスP2は可変発振器１４の発振周波数
に依存する。
第１のパルスP1も水平走査周波数のジツタに
応じて変動するが、説明の便宜上一定とする。
第１及び第２のパルスP1，P2はパルス幅比較
器２０に供給される。上述のように第１のパルス
P1に対して第２のパルスP2は可変発振器１４の
発振周波数に依存するものであり、第１及び第２
のパルスP1，P2の立上りパルス間隔Taは一定に
保持されていることから、第１及び第２のパルス
P1，P2の立下りパルス間隔Tb（第２図）が可変発
振周波数の変動として反映される。しかも、第１
のクロツクCK1に第２のクロツクCKwの周波数
が等しいときはそのパルス幅T1とT2は等しくな
るので、このときはTb＝Taとなるはずである。
このようなことから、パルス間隔Ta，Tbを検
出し、Tb＝Taとなるように、周波数比較器２０
の出力PCTLに基づくコントロール電圧VCTLで可変
発振器１４の発振周波数をコントロールすれば、
第２のクロツクCKwはバースト信号SBの位相に
ロツクされたnHの周波数をもつ書込みクロツク
として出力されることになる。
そのためこの例では上述したような制御動作を
達成するためパルス幅比較器２０を次のように構
成する。
第４図はパルス幅比較器２０の一例を示すもの
で、入力端子２１，２２に供給された第１及び第
２のパルスP1，P2はパルス間隔検出手段２３に
供給される。すなわち、第２のパルスP2と、イ
ンバータ２４を介して得た第１のパルスP1をア
ンド２５を供給すれば、パルス間隔Taの制御パ
ルスPa（第２図Ｃ）が得られ、また第１のパルス
P1と、インバータ２７を介して得た第２のパル
スP2をアンド２８に供給すれば、パルス間隔Tb
の制御パルスPb（同図Ｄ）が得られる。
制御バルスPa，Pbによつてチヤージポンプ４
０がコントロールされる。
チヤージポンプ４０は周知のように＋Ｂ，−Ｂ
の２電源の間に直列接続された一対の電流源４
１，４２とその接続点ｑとアース間に接続された
充放電用コンデンサCPとで構成され、接続点ｑ
と各電流源４１，４２との間には夫々スイツチン
グ素子４４，４５が接続される。一方のスイツチ
ング素子４４は制御パルスPbによつてそのオン、
オフがコントロールされ、他方のスイツチング素
子４５は制御パルスPaによつてそのオン、オフ
がコントロールされる。
従つて、第１のクロツクCK1に対し第２のクロ
ツクCKwの周波数が等しいときには第２図Ｃ，
Ｄに示すように、Ta＝TbとなつてコンデンサCP
に対する充放電量が等しくなるから、このときの
コンデンサCPの端子電圧がバツフアアンプ４７
を介して出力端子４８に導出され、その検出電圧
PCTLがローパスフイルタ１７で平滑されて制御電
圧VCTLとなり、この場合にはその制御電圧VCTLに
よつては可変発振器１４の周波数は変更されな
い。
これに対して、第２のクロツクCKwの周波数
が例えばnHよりも低くなつたときは第２図Ｆ，
Ｇに示すように制御パルスPbの方がPaよりもそ
のパルス間隔Tbが広くなるので、コンデンサCP
の充電量が増えこれに伴つて制御電圧VCTLが上昇
し、可変発振器１４に設けられた可変容量ダイオ
ード（図示せず）の逆バイアスが深くなり、その
容量が小さくなつて可変発振周波数が高められ
る。可変発振周波数が第１のクロツクCK1の周波
数に等しくなると、Ta＝Tbとなる。
可変発振周波数がnHよりも高い場合には上述
とは逆の制御動作となる。
ところで、第１のクロツクCK1は再生映像信号
Svのジツタに応じてその周波数が変動するもの
であるから、この周波数変動に応じて第１のパル
スＰ１のパルス幅Ｔ１も変動する。可変発振器１
４はTa＝Tbとなるように制御されるものである
から、第１のクロツクCK1の周波数が変動すれ
ば、その変動に追従して第２のクロツクCKwの
周波数も第１のクロツクCK1の周波数に一致する
ように制御される。
従つて、出力端子６には再生映像信号Svのジ
ツタに追従したnHの周波数を有し、かつ再生映
像信号SVのバースト信号SBに同期した書込みク
ロツクCKwが得られる。
なお、チヤージポンフ４０に設けられたスイツ
チング素子４４，４５は第１及び第２のパルス
P1，P2そのもので制御しても所定の書込みクツ
ロクCKwが得られるが、第１及び第２のパルス
P1，P2そのものを使用するよりも、上述したよ
うに制御パルスPa，Pbを使用した方が、より正
確に第１のクロツク周波数に追従した書込みクロ
ツク周波数を得ることができる。
すなわち、チヤージポンプ４０に使用される一
対の電流源４１，４２の電流値のI1，I2は、本来
I1＝I2であるべきであるが、実際には回路定数の
バラツキなどによつてI1≒I2となるから、第１及
び第２のパルスP1，P2そのものを使用するより
も、これらパルスP1，P2に基いて形成された制
御パルスPa，Pbを使用した方が、電流源４１，
４２の動作期間を短かくすることができ、電流値
のバラツキによる影響が遥かに少なくすることが
できる。
電流値のバラツキによる影響を少なくできれ
ば、それだけ可変発振器１４に対する制御精度か
高くなるから、それだけ第１のクロツク周波数に
対する書込みクロツク周波数の誤差を僅少にでき
る。
このような利用に基づき、チヤージポンプ４０
は制御パルスPa，Pbで制御した方が好ましい。
考案の効果 以上説明したようにこの考案によれば、再生映
像信号Svのジツタに追従した第１のクロツク
CK1と、再生映像信号Svのバースト信号Svの位
相に同期した第２のクロツクCKwのパルス幅の
差を検出するため、Ｍクロツクパルス幅をもつ第
１及び第２のパルスP1，P2を形成し、これに基
づいて第２のクロツクCKwの周波数を制御する
ようにしたものである。
従つて、この考案の構成によれば、APC系の
回路構成の簡単となり回路規模を大幅に削減でき
ると共に、このAPC系はデジタル処理される部
分が多いために、IC化が容易である。
また、デジタル処理に基いて得られる制御電圧
VCTLによつて可変発振器１４を制御できるため
に、温度変動による制御誤差が少なくなり、温度
安定度が良好である。このため入力ジツタに正確
に追従した書込みクロツクCKwを形成できる。
さらにIC化する場合には回路の無調整化を達
成できる等の特徴を有する。
従つて、この考案はVTRの再生系に設けられ
るTBC等に適用して極めて好適である。
【図面の簡単な説明】
第１図はこの考案に係るクロツク形成回路の一
例を示す系統図、第２図及び第３図はその動作説
明に供する波形図、第４図は周波数比較器の一例
を示す系統図、第５図は従来のクロツク形成回路
の一例を示す系統図である。 ３は同期分離回路、４はバースト信号分離回
路、８はPLL回路、１４はゲート形可変発振器、
３０は周波数差検出器、１１，１６はカウンタ、
２０は周波数比較器、４０はチヤージポンプであ
る。

Claims (1)

  1. 【実用新案登録請求の範囲】 入力映像信号より周波数Mの同期信号を分離す
    る同期信号分離回路と、 上記同期信号に基づいて周波数NfM（ｎは整数）
    の第１のクロツクを発生するPLL回路と、 上記入力映像信号から分離されたバースト信号
    の所定波数に対応するパルス信号を形成するパル
    ス形成回路と、 上記パルス信号によつて発振動作の開始および
    停止が制御され、平均周波数がnMの第２のクロ
    ツクを形成するゲート形可変発振器と、 上記第１のクロツクを１／Ｍ（Ｍは整数）にカ
    ウントダウンし、このカウントダウンの期間に応
    じた第１のパルス幅を持つ信号を形成する第１の
    カウント回路と、 上記第２のクロツクを１／Ｍにカウントダウン
    し、このカウントダウンの期間に応じた第２のパ
    ルス幅を持つ信号を形成する第２のカウント回路
    と、 上記第１のパルス幅の信号と上記第２のパルス
    幅の信号とのパルス幅の差を検出するパルス幅比
    較回路と、 上記パルス幅の差に応じて上記ゲート形可変発
    振器の発振周波数を制御する発振周波数制御回路
    とから成り、上記第２のクロツクが、上記同期信
    号のｎ倍の周波数を有し、且つ上記バースト信号
    に位相同期するようにしたことを特徴とするクロ
    ツク形成回路。
JP1984115642U 1984-07-28 1984-07-28 クロツク形成回路 Granted JPS6133575U (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP1984115642U JPS6133575U (ja) 1984-07-28 1984-07-28 クロツク形成回路
AU45141/85A AU588239B2 (en) 1984-07-28 1985-07-18 A write clock pulse generator used for a time base corrector
CA000487218A CA1235800A (en) 1984-07-28 1985-07-22 Write clock pulse generator used for a time base corrector
US06/758,341 US4613827A (en) 1984-07-28 1985-07-24 Write clock pulse generator used for a time base corrector
EP85109317A EP0170207A3 (en) 1984-07-28 1985-07-25 A write clock pulse generator used for a time base corrector

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1984115642U JPS6133575U (ja) 1984-07-28 1984-07-28 クロツク形成回路

Publications (2)

Publication Number Publication Date
JPS6133575U JPS6133575U (ja) 1986-02-28
JPH0419907Y2 true JPH0419907Y2 (ja) 1992-05-07

Family

ID=14667691

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1984115642U Granted JPS6133575U (ja) 1984-07-28 1984-07-28 クロツク形成回路

Country Status (5)

Country Link
US (1) US4613827A (ja)
EP (1) EP0170207A3 (ja)
JP (1) JPS6133575U (ja)
AU (1) AU588239B2 (ja)
CA (1) CA1235800A (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60205867A (ja) * 1984-03-30 1985-10-17 Pioneer Electronic Corp 再生装置
JPH0669230B2 (ja) * 1984-10-22 1994-08-31 ソニー株式会社 再生映像信号の処理用信号発生装置
JPS61189094A (ja) * 1985-02-16 1986-08-22 Sony Corp 読出スタ−トパルス発生回路
US4757391A (en) * 1985-02-28 1988-07-12 Victor Company Of Japan, Ltd. Helical scan type magnetic recording and reproducing apparatus recording multiple signals on multiple axially displaced tape tracks
JPS61219286A (ja) * 1985-03-25 1986-09-29 Sony Corp 時間軸補正装置の書込クロツク発生回路
JPH06101860B2 (ja) * 1986-04-11 1994-12-12 ソニー株式会社 時間軸補正装置
JPH0787596B2 (ja) * 1986-06-20 1995-09-20 株式会社日立製作所 信号処理回路
JPH0620293B2 (ja) * 1986-09-17 1994-03-16 パイオニア株式会社 時間軸誤差補正装置
US4789895A (en) * 1987-04-30 1988-12-06 Gte Government Systems Corporation System for synchronizing digital bit stream for telecommunication system
US4817150A (en) * 1987-08-31 1989-03-28 Rca Licensing Corporation Oscillator frequency control arrangement for a stereo decoder
US4847678A (en) * 1988-01-11 1989-07-11 Eastman Kodak Company Dual mode gen-lock system which automatically locks to color burst or to sync information
JP2635667B2 (ja) * 1988-03-31 1997-07-30 株式会社東芝 自動周波数制御回路
US4905085A (en) * 1988-09-29 1990-02-27 E. I. Du Pont De Nemours And Company Synchronous sampling system
JPH0722380B2 (ja) * 1988-10-27 1995-03-08 富士通株式会社 映像信号用位相ロツク回路
US5025310A (en) * 1989-03-23 1991-06-18 Hitachi, Ltd. Clock pulse generator capable of being switched to process both standard and non-standard television signals
US4975767A (en) * 1989-04-25 1990-12-04 Magni Systems, Inc. NTSC/PAL subcarrier based H-lock with color framing and detection
US5745314A (en) * 1989-09-27 1998-04-28 Canon Kabushiki Kaisha Clock generating circuit by using the phase difference between a burst signal and the oscillation signal
US5231509A (en) * 1989-11-27 1993-07-27 Matsushita Electric Industrial Co., Ltd. Burst gate pulse generating device for use in image signal reproducing system
JPH0440783A (ja) * 1990-06-07 1992-02-12 Pioneer Electron Corp 時間軸補正装置
NL9002652A (nl) * 1990-12-03 1992-07-01 Philips Nv Televisie-opneem- en/of weergeefinrichting alsmede een roentgenonderzoekapparaat voorzien van een dergelijke inrichting.
JP3260172B2 (ja) * 1992-09-04 2002-02-25 旭光学工業株式会社 映像信号記録再生装置
KR970003810B1 (ko) * 1993-04-14 1997-03-22 삼성전자 주식회사 어드레스 천이 검출회로를 내장하는 불휘발성 반도체 집적회로
JP3643385B2 (ja) * 1993-05-19 2005-04-27 株式会社東芝 半導体回路装置
US20050113045A1 (en) * 2003-11-21 2005-05-26 John Santhoff Bridged ultra-wideband communication method and apparatus
US7046618B2 (en) * 2003-11-25 2006-05-16 Pulse-Link, Inc. Bridged ultra-wideband communication method and apparatus

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51147121A (en) * 1975-06-12 1976-12-17 Sony Corp Clock pulse generator
JPS5838011B2 (ja) * 1976-07-05 1983-08-19 ソニー株式会社 発振回路
US4120000A (en) * 1976-07-08 1978-10-10 Sony Corporation Video time base corrector
JPS5444831A (en) * 1977-09-13 1979-04-09 Nec Corp Correcting equipment for time-axis error
JPS54143017A (en) * 1978-04-28 1979-11-07 Sony Corp Time base error correction unit
JPS5661873A (en) * 1979-10-25 1981-05-27 Sony Corp Digital video signal processor
JPS5665309A (en) * 1979-10-26 1981-06-03 Sony Corp Time-axis converter
DD205799A1 (de) * 1982-05-17 1984-01-04 Rudolf Irmler Schaltungsanordnung zum ausgleich von frequenz- und phasenschwankungen

Also Published As

Publication number Publication date
JPS6133575U (ja) 1986-02-28
US4613827A (en) 1986-09-23
CA1235800A (en) 1988-04-26
AU4514185A (en) 1986-01-30
EP0170207A3 (en) 1988-06-01
AU588239B2 (en) 1988-09-14
EP0170207A2 (en) 1986-02-05

Similar Documents

Publication Publication Date Title
JPH0419907Y2 (ja)
US4196445A (en) Time-base error correction
JP2581074B2 (ja) デジタルｐｌｌ回路
US4127866A (en) Reference signal generator
JPH0681129B2 (ja) データ検出器
KR100221438B1 (ko) 동기 클록 발생 회로
JP2635667B2 (ja) 自動周波数制御回路
JPH0548037B2 (ja)
US4607360A (en) Time-axis correcting circuit for recorded data reproducing device
US5208672A (en) Horizontal synchronizing signal generating circuit
US4630000A (en) Apparatus for controlling the frequency of a voltage controlled oscillator
JP2679032B2 (ja) ビデオデイスク再生装置
JPH07120944B2 (ja) Ｐｌｌ回路
JP2661040B2 (ja) デジタルｐｌｌ回路
JP2884643B2 (ja) 位相同期クロック生成装置
JPS58159028A (ja) サンプリングパルス発生回路
JPH0632468B2 (ja) 同期回路
JPH03119881A (ja) クロック発生回路
JPH0763148B2 (ja) 位相同期回路
JPS58114587A (ja) バ−ストロツク基準信号発生回路
JP2000078003A (ja) Ｐｌｌ回路
JPH02134024A (ja) 自走周波数安定化方式
JPH07283731A (ja) 同期信号回路
JPS60182820A (ja) フエイズロツクドル−プ回路
JPH0320113B2 (ja)