JPS62102531A - エツチング方法 - Google Patents
エツチング方法Info
- Publication number
- JPS62102531A JPS62102531A JP24243485A JP24243485A JPS62102531A JP S62102531 A JPS62102531 A JP S62102531A JP 24243485 A JP24243485 A JP 24243485A JP 24243485 A JP24243485 A JP 24243485A JP S62102531 A JPS62102531 A JP S62102531A
- Authority
- JP
- Japan
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- mask layer
- etched
- mask
- etching
- etching method
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明エツチング方法を以下の項目に従って説明する。
Ａ、産業上の利用分野
８０発明の概要
Ｃ９従来技術
り１発明が解決しようとする問題点
Ｅ０問題点を解決するだめの手段
Ｆ１作用
Ｇ、実施例［第１図、第２図］
ａ、−の実施例［第１図］
ｂ、他の実施例［第２図コ
８１発明の効果
（Ａ、産業上の利用分野）
本発明は新規なエツチング方法、特に配線間等の間隔を
フォトリングラフィ技術の限界を越えて小さくすること
ができ、また、イ蚊小なエツチングパターンを正確に形
成することのできるエツチング方法を提供しようとする
ものである。
フォトリングラフィ技術の限界を越えて小さくすること
ができ、また、イ蚊小なエツチングパターンを正確に形
成することのできるエツチング方法を提供しようとする
ものである。
（Ｂ、発明の概要）
本発明エツチング方法は、フォトリングラフィ技術の限
界を越えて配線等の間隔を小さくすることができるよう
にし、また、微小なエツチング部を所望パターン通り正
確に形成することができるようにするため、被エツチン
グ物表面に第１のマスク層を形成し、その後その被エツ
チング物表面に第１のマスク層と異なるパターンを有す
る第２のマスク層を形成し、その２つのマスク層をマス
クとして被エツチング物を選択的にエツチングするもの
である。
界を越えて配線等の間隔を小さくすることができるよう
にし、また、微小なエツチング部を所望パターン通り正
確に形成することができるようにするため、被エツチン
グ物表面に第１のマスク層を形成し、その後その被エツ
チング物表面に第１のマスク層と異なるパターンを有す
る第２のマスク層を形成し、その２つのマスク層をマス
クとして被エツチング物を選択的にエツチングするもの
である。
（Ｃ，従来技術）
ＩＣ，ＬＳＩ等の製造に活用されるフォトリングラフィ
は、被エツチング物表面にレジスト膜を形成し、該レジ
スト膜に例えば所定のパターンを有するパターンマスク
を介して露光用の光を照射する等してレジスト膜を選択
的に感光させ、そして、レジスト膜の感光部分又は非感
光部分を除去する現像処理を行い、現像処理後に残存す
るレジスト膜をマスクとして被エツチング物をエツチン
グするものであり、比較的高い加工精度を有している。
は、被エツチング物表面にレジスト膜を形成し、該レジ
スト膜に例えば所定のパターンを有するパターンマスク
を介して露光用の光を照射する等してレジスト膜を選択
的に感光させ、そして、レジスト膜の感光部分又は非感
光部分を除去する現像処理を行い、現像処理後に残存す
るレジスト膜をマスクとして被エツチング物をエツチン
グするものであり、比較的高い加工精度を有している。
（Ｄ、発明が解決しようとする間、凹点）フォトリング
ラフィは比較的高い加工精度を有するけれども、半導体
技術の発達は半導体装置に非常に高い集積化を求めフォ
トリングラフィがそれに応えることが難しくなりつつあ
る。この点について具体的に説明すると１例えば、トラ
ンジスタ等はその素子領域を小さくすることは比較的容
易であるが配線形成領域は小さくすることが難しいので
、トランジスタ等の微小化に伴って配線形成領域の大き
さがチップサイズを決定することになる。そして、配線
を上述した普通のフォトリングラフィによっであるパタ
ーンルールで形成したとすると配線間の間隔は配線の幅
よりも狭くすることができないので、配線のライン／ス
ペースのためにチップサイズを小さくすることが制約さ
れてしまうことになる０例えば、ｌｊＬｍルールの下で
は配線幅が１ルｍであるのに対して配線間の間隔もｌｐ
ｍ必要となる。そこで、その配線間の間隔をフォトリソ
グラフィの限界を越えてより小さくして、素子間配線の
高密度化を図り、チップサイズの小型化を図ることが求
められていた。
ラフィは比較的高い加工精度を有するけれども、半導体
技術の発達は半導体装置に非常に高い集積化を求めフォ
トリングラフィがそれに応えることが難しくなりつつあ
る。この点について具体的に説明すると１例えば、トラ
ンジスタ等はその素子領域を小さくすることは比較的容
易であるが配線形成領域は小さくすることが難しいので
、トランジスタ等の微小化に伴って配線形成領域の大き
さがチップサイズを決定することになる。そして、配線
を上述した普通のフォトリングラフィによっであるパタ
ーンルールで形成したとすると配線間の間隔は配線の幅
よりも狭くすることができないので、配線のライン／ス
ペースのためにチップサイズを小さくすることが制約さ
れてしまうことになる０例えば、ｌｊＬｍルールの下で
は配線幅が１ルｍであるのに対して配線間の間隔もｌｐ
ｍ必要となる。そこで、その配線間の間隔をフォトリソ
グラフィの限界を越えてより小さくして、素子間配線の
高密度化を図り、チップサイズの小型化を図ることが求
められていた。
また、普通のフォトリングラフィではエツチングする部
分、例えば、コンタクトホール等が小さくなると露光の
際の露光賃変動、光の漏れ、まわり込み、あるいはレジ
スト膜の特性等から所望のパターンを得ることが難しい
。特に、例えば四角い形状の微小なコンタクトホールを
形成しようとすると角部がとれた稍丸みのある形状のコ
ンタクトホールができてしまい、コンタクトホールの断
面積が所望の値にならないというようなことも起きた。
分、例えば、コンタクトホール等が小さくなると露光の
際の露光賃変動、光の漏れ、まわり込み、あるいはレジ
スト膜の特性等から所望のパターンを得ることが難しい
。特に、例えば四角い形状の微小なコンタクトホールを
形成しようとすると角部がとれた稍丸みのある形状のコ
ンタクトホールができてしまい、コンタクトホールの断
面積が所望の値にならないというようなことも起きた。
本発明は上記問題点を解決すべく為されたもので、フォ
トリングラフィ技術の限界を越えて配線等の間隔を小さ
くすることができるようにし、また、微小なエツチング
部を正確なパターンで形成することができるようにする
ことを目的とするものである。
トリングラフィ技術の限界を越えて配線等の間隔を小さ
くすることができるようにし、また、微小なエツチング
部を正確なパターンで形成することができるようにする
ことを目的とするものである。
（Ｅ、問題点を解決するための手段）
本発明エツチング方法は、上記問題点を解決するため、
被エツチング物表面に第１のマスク層を形成し、更にそ
の被エツチング物表面に第１のマスク層と異なるパター
ンを有する第２のマスク層を形成し、その後その２つの
マスク層をマスクとして被エツチング物をエツチングす
ることを特徴とする。
被エツチング物表面に第１のマスク層を形成し、更にそ
の被エツチング物表面に第１のマスク層と異なるパター
ンを有する第２のマスク層を形成し、その後その２つの
マスク層をマスクとして被エツチング物をエツチングす
ることを特徴とする。
（Ｆ、作用）
本発明エツチング方法によれば、互いにパターンの異な
る２つのマスク層をマスクとして被エツチング物をエツ
チングするので、各マスク層をそれぞれ同じパターンル
ールで形成してもその２つのマスク層の、−＜ターンの
違え方により配線等の間隔をそのパターンルールで決ま
る大きさよりも小さくすることができる。
る２つのマスク層をマスクとして被エツチング物をエツ
チングするので、各マスク層をそれぞれ同じパターンル
ールで形成してもその２つのマスク層の、−＜ターンの
違え方により配線等の間隔をそのパターンルールで決ま
る大きさよりも小さくすることができる。
また、本発明エツチング方法によれば、第１のマスク層
によるマスクパターン部と第２のマスク層によるマスク
パターン部とを交差させるようにしてその２種のマスク
パターン部によって角のある微小なコンタクトホール等
を形成するための開口を形成することができるので、角
のあるコンタクトホール等も所望どおりの形状に再現性
良く形成することができる。
によるマスクパターン部と第２のマスク層によるマスク
パターン部とを交差させるようにしてその２種のマスク
パターン部によって角のある微小なコンタクトホール等
を形成するための開口を形成することができるので、角
のあるコンタクトホール等も所望どおりの形状に再現性
良く形成することができる。
（Ｇ、実施例）［第１図、第２図］
以下に、本発明エツチング方法を添附図面に示した実施
例に従って説明する。
例に従って説明する。
（ａ、−の実施例）［第１図〕
第１図（Ａ）乃至（Ｆ）は本発明エツチング方法の実施
の一例を工程順に示すものである。
の一例を工程順に示すものである。
（Ａ）基板１上の被エツチング物たる配線形成用アルミ
ニウム膜２の表面にアルミニウム膜２に対してエツチン
グ選択比の高い材料例えばシリコンナイトライドＳｉＮ
からなる第１のマスク層３を形成する。第１図（Ａ）は
第１のマスク層３形成後の状態を示す。
ニウム膜２の表面にアルミニウム膜２に対してエツチン
グ選択比の高い材料例えばシリコンナイトライドＳｉＮ
からなる第１のマスク層３を形成する。第１図（Ａ）は
第１のマスク層３形成後の状態を示す。
（Ｂ）次いで、上記第１のマスク層３上にフォトレジス
ト膜４を選択的に形成する。このレジスト膜４は例工ば
Ｉｇｍのパターンルールで形成する場合、配線間に相当
するスペース部分４ａの幅（ｔＲ幅）は少なくとも１７
ｚｍはあることになる。
ト膜４を選択的に形成する。このレジスト膜４は例工ば
Ｉｇｍのパターンルールで形成する場合、配線間に相当
するスペース部分４ａの幅（ｔＲ幅）は少なくとも１７
ｚｍはあることになる。
第１図（Ｂ）はレジスト膜４形成後の状態を示す。
（Ｃ）次いで、上記レジスト膜４をマスクとして第１の
マスク層３をエツチングする。３ａはこのエツチングに
よって形成された開口であり、その開口３ａの幅は少な
くともｌｐｍはある。第１図（Ｃ）はそのエツチング後
の状態を示す。
マスク層３をエツチングする。３ａはこのエツチングに
よって形成された開口であり、その開口３ａの幅は少な
くともｌｐｍはある。第１図（Ｃ）はそのエツチング後
の状態を示す。
（Ｄ）次いで、アルミニウム膜２の表面に第２のマスク
層たるレジスト膜５を選択的に形成する。該レジスト膜
５は第１のマスクＲ４とはパターンが異なっており、６
はそのレジスト膜５の開口である０本実施例においては
、レジスト膜５の内側面と、開口６内の第１のマスク層
３の外側面との間に０．５ｐｍの幅を有する開ロアが形
成されるようになっている。第１図（Ｄ）はレジスト膜
５形成後の状態を示す。
層たるレジスト膜５を選択的に形成する。該レジスト膜
５は第１のマスクＲ４とはパターンが異なっており、６
はそのレジスト膜５の開口である０本実施例においては
、レジスト膜５の内側面と、開口６内の第１のマスク層
３の外側面との間に０．５ｐｍの幅を有する開ロアが形
成されるようになっている。第１図（Ｄ）はレジスト膜
５形成後の状態を示す。
（Ｅ）上記第１のマスク層３及び第２のマスク層（レジ
スト膜）５をマスクとしてアルミニウム膜２をエツチン
グすることによりアルミニウムからなる配線を形成する
。これによって、配線間の間隔が０．５１Ｌｍの配線を
形成することができる。第１図（Ｅ）はエツチング後の
状態を示す。
スト膜）５をマスクとしてアルミニウム膜２をエツチン
グすることによりアルミニウムからなる配線を形成する
。これによって、配線間の間隔が０．５１Ｌｍの配線を
形成することができる。第１図（Ｅ）はエツチング後の
状態を示す。
２ａは配線間のスペース部分を示す。
（Ｆ）その後、第２のマスク層５を除去する。
同図（Ｆ）は第２のマスク層５除去後の状態を示す。
このように第１図に示したエツチング方法によれば、第
１のマスク層３と第２のマスク層たるレジスト膜５との
パターンの違え方によって通常のフォトリソグラフィ技
術におけるパターンルール（例えば、ＩＪＬｍルール）
により決定される配線の最小間隔（例えばＩｇｍ）より
も小さな配線間隔（例えば０ 、５ ｐｍ）を実現する
ことができる。従って、配線領域（配線と配線間のスペ
ース部分とを含んだ領域）を小さくすることができ、延
いては半導体チップのチップサイズを小さくすることが
できる。
１のマスク層３と第２のマスク層たるレジスト膜５との
パターンの違え方によって通常のフォトリソグラフィ技
術におけるパターンルール（例えば、ＩＪＬｍルール）
により決定される配線の最小間隔（例えばＩｇｍ）より
も小さな配線間隔（例えば０ 、５ ｐｍ）を実現する
ことができる。従って、配線領域（配線と配線間のスペ
ース部分とを含んだ領域）を小さくすることができ、延
いては半導体チップのチップサイズを小さくすることが
できる。
（ｂ、他の実施例）［第２図］
本発明エツチング方法は配線形成のための配線形成材料
に対する選択的エツチングだけでなく、角のある例えば
四角い形状の開口を形成するためのエツチングにも有効
である。第２図はそのような開口を形成する場合を示す
ものであり、被エツチング物８上には第１のマスク層３
が形成され、更に、第１のマスク層３が形成された被エ
ツチング物８の表面上にはその第１のマスク層３と直交
するように第２のマスク層５が形成されており、この第
１のマスク層３と第２のマスク層５によって四角形の開
口９．９、Φ・争（格子状のハンチングで示す部分）が
形成される。従って、第２図に示した状態で＠１のマス
ク層３及び第２のマスク層５をマスクとして被エツチン
グ物８に対してエツチングすることにより被エツチング
物８に四角形の開口を形成することができる。このよう
な、本発明エツチング方法により矩形状の開口を形成す
ることとすれば、単純なフォトリングラフィ技術により
微小な矩形開口を形成しようとした場合におけるところ
の開口の角部が丸味を帯びてしまうという従来の問題点
を回避することができる。
に対する選択的エツチングだけでなく、角のある例えば
四角い形状の開口を形成するためのエツチングにも有効
である。第２図はそのような開口を形成する場合を示す
ものであり、被エツチング物８上には第１のマスク層３
が形成され、更に、第１のマスク層３が形成された被エ
ツチング物８の表面上にはその第１のマスク層３と直交
するように第２のマスク層５が形成されており、この第
１のマスク層３と第２のマスク層５によって四角形の開
口９．９、Φ・争（格子状のハンチングで示す部分）が
形成される。従って、第２図に示した状態で＠１のマス
ク層３及び第２のマスク層５をマスクとして被エツチン
グ物８に対してエツチングすることにより被エツチング
物８に四角形の開口を形成することができる。このよう
な、本発明エツチング方法により矩形状の開口を形成す
ることとすれば、単純なフォトリングラフィ技術により
微小な矩形開口を形成しようとした場合におけるところ
の開口の角部が丸味を帯びてしまうという従来の問題点
を回避することができる。
（Ｈ，発明の効果）
以上に述べたところから明らかなように、本発明エツチ
ング方法は、被エツチング物の表面に該被エツチング物
に対するエツチング選択比の高い材料からなる第１のマ
スク層を選択的に形成する工程と、上記被エツチング物
の第１のマスク層が形成された表面に第１のマスク層と
異なるパターンを有し上記被エツチング物に対するエツ
チング選択比の高い材料からなる第２のマスク層を形成
する工程と、上記第１のマスク層及び第２のマスク層を
マスクとして被エツチング物をエツチングする工程と、
からなることを特徴とする。
ング方法は、被エツチング物の表面に該被エツチング物
に対するエツチング選択比の高い材料からなる第１のマ
スク層を選択的に形成する工程と、上記被エツチング物
の第１のマスク層が形成された表面に第１のマスク層と
異なるパターンを有し上記被エツチング物に対するエツ
チング選択比の高い材料からなる第２のマスク層を形成
する工程と、上記第１のマスク層及び第２のマスク層を
マスクとして被エツチング物をエツチングする工程と、
からなることを特徴とする。
従って、本発明エツチング方法によれば、互いにパター
ンの異なる２つのマスク層により被エツチング物をエツ
チングするので、各マスク層をそれぞれ同じパターンル
ールで形成してもその２つのマスク層のパターンの違え
方によて配線等の間隔をそのパターンルールで決まる大
きさよりも小さくすることができる。
ンの異なる２つのマスク層により被エツチング物をエツ
チングするので、各マスク層をそれぞれ同じパターンル
ールで形成してもその２つのマスク層のパターンの違え
方によて配線等の間隔をそのパターンルールで決まる大
きさよりも小さくすることができる。
また、本発明エツチング方法によれば、第１のマスク層
によるマスクパターン部と第２のマスク層によるマスク
パターン部とを交差させるようにしてその２種のマスク
パターン部によって角のある微小なコンタクトホール等
を形成するための開口を形成することができるので、角
のあるコンタクトホール等も所望どおりの形状に再現性
良く形成することができる。
によるマスクパターン部と第２のマスク層によるマスク
パターン部とを交差させるようにしてその２種のマスク
パターン部によって角のある微小なコンタクトホール等
を形成するための開口を形成することができるので、角
のあるコンタクトホール等も所望どおりの形状に再現性
良く形成することができる。
第１図（Ａ）乃至（Ｆ）は本発明エツチング方法の実施
の一例を工程順に示す断面図、第２図は本発明エツチン
グ方法の他の実施例を説明するための平面図である。 符号の説明 ２．８・・・被エツチング物、 ３壷・・第１のマスク層、 ５・φ１１第２のマスク層 （Ｅ） ＣＦ＞ 第２１１！Ｊ
の一例を工程順に示す断面図、第２図は本発明エツチン
グ方法の他の実施例を説明するための平面図である。 符号の説明 ２．８・・・被エツチング物、 ３壷・・第１のマスク層、 ５・φ１１第２のマスク層 （Ｅ） ＣＦ＞ 第２１１！Ｊ
Claims (1)
- （１）被エッチング物の表面に該被エッチング物に対し
てエッチング選択比の高い材料からなる第１のマスク層
を選択的に形成する工程と、上記被エッチング物の第１
のマスク層が形成された表面に第１のマスク層と異なる
パターンを有し上記被エッチング物に対してエッチング
選択比の高い材料からなる第２のマスク層を形成する工
程と、 上記第１のマスク層及び第２のマスク層をマスクとして
被エッチング物をエッチングする工程と、 からなることを特徴とするエッチング方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242434A JPH0795543B2 (ja) | 1985-10-29 | 1985-10-29 | エツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242434A JPH0795543B2 (ja) | 1985-10-29 | 1985-10-29 | エツチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62102531A true JPS62102531A (ja) | 1987-05-13 |
| JPH0795543B2 JPH0795543B2 (ja) | 1995-10-11 |
Family
ID=17089035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60242434A Expired - Lifetime JPH0795543B2 (ja) | 1985-10-29 | 1985-10-29 | エツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795543B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179418A (ja) * | 1988-01-07 | 1989-07-17 | Sharp Corp | マスク |
| JPH03147431A (ja) * | 1989-11-02 | 1991-06-24 | Toshiba Corp | 選択呼出受信機およびそのメッセージ消去方法 |
| JPH04220026A (ja) * | 1990-12-19 | 1992-08-11 | Nec Corp | 無線選択呼出受信機 |
| JP2000208434A (ja) * | 1999-01-06 | 2000-07-28 | Infineon Technol North America Corp | 半導体素子をパタ―ン化する方法および半導体デバイス |
| JP2001077325A (ja) * | 1999-08-06 | 2001-03-23 | Samsung Electronics Co Ltd | 写真工程の解像度を越えるトレンチを絶縁膜の内に形成する方法 |
| JP2007053403A (ja) * | 1999-04-16 | 2007-03-01 | Lucent Technol Inc | リソグラフ方法 |
| JP2009099938A (ja) * | 2007-09-28 | 2009-05-07 | Tokyo Electron Ltd | 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137633A (en) * | 1980-03-28 | 1981-10-27 | Nec Corp | Pattern forming |
| JPS59211231A (ja) * | 1983-05-16 | 1984-11-30 | Matsushita Electric Ind Co Ltd | パタ−ン形成方法 |
| JPS61154037A (ja) * | 1984-12-26 | 1986-07-12 | Nec Corp | 微細パタ−ン形成方法 |
-
1985
- 1985-10-29 JP JP60242434A patent/JPH0795543B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS56137633A (en) * | 1980-03-28 | 1981-10-27 | Nec Corp | Pattern forming |
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| JP2011199321A (ja) * | 1999-04-16 | 2011-10-06 | Alcatel-Lucent Usa Inc | リソグラフ方法 |
| JP2001077325A (ja) * | 1999-08-06 | 2001-03-23 | Samsung Electronics Co Ltd | 写真工程の解像度を越えるトレンチを絶縁膜の内に形成する方法 |
| JP2009099938A (ja) * | 2007-09-28 | 2009-05-07 | Tokyo Electron Ltd | 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795543B2 (ja) | 1995-10-11 |
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