JPH0377309A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0377309A JPH0377309A JP1213429A JP21342989A JPH0377309A JP H0377309 A JPH0377309 A JP H0377309A JP 1213429 A JP1213429 A JP 1213429A JP 21342989 A JP21342989 A JP 21342989A JP H0377309 A JPH0377309 A JP H0377309A
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法、特に自動マスク合わせ用アライ
メントマーク形成方法に関し、ウェハ処理工程において
ウェハ上のアライメントマークが使用不能となることを
防止し、アライメントマーク所要個数の少ない半導体装
置の製造方法を提供することを目的とし、 基板表面のマスク合わせに使用する領域に表面が平坦な
絶縁膜を形成する工程と、該絶縁膜表面に凹または凸の
段差を有するアライメントマークを形成する工程とを含
み、更に該アライメントマークを用いてマスク合わせを
行う工程を少なくとも２工程含むように構成する。
メントマーク形成方法に関し、ウェハ処理工程において
ウェハ上のアライメントマークが使用不能となることを
防止し、アライメントマーク所要個数の少ない半導体装
置の製造方法を提供することを目的とし、 基板表面のマスク合わせに使用する領域に表面が平坦な
絶縁膜を形成する工程と、該絶縁膜表面に凹または凸の
段差を有するアライメントマークを形成する工程とを含
み、更に該アライメントマークを用いてマスク合わせを
行う工程を少なくとも２工程含むように構成する。
本発明は、半導体装置の製造方法、特に自動マスク合わ
せ用アライメントマーク形成方法に関する。
せ用アライメントマーク形成方法に関する。
半導体装置のＷ造工程において、マスク又はレチクル（
以後、マスクで代表する）のパターンを順次ウェハ上に
転写する際、ウェハ上の既成のパターン上に次のパター
ンを精確に重ね合わせる必要があり、そのためにマスク
、ウェハの双方にアライメントマークを設けなければな
らない、アライメントマークは使用するマスク合わせ装
置の機種等によって仕様が異なる、工程途中でアライメ
ントマークとして使用不能となるものがある、等の理由
で多数作威しなければならず、マスク合わせのためにか
なりのスペースが必要となる。このアライメントマーク
は通常スクライブ領域に設けるが、このスクライブ領域
はマスク合わせの他に、プロセスチエツク用パターンを
設けるためにも当てられるため、多数のアライメントマ
ークを設けるとスペース不足を来すことになる。従って
マスク合わせに要するスペースの部域が望まれている。
以後、マスクで代表する）のパターンを順次ウェハ上に
転写する際、ウェハ上の既成のパターン上に次のパター
ンを精確に重ね合わせる必要があり、そのためにマスク
、ウェハの双方にアライメントマークを設けなければな
らない、アライメントマークは使用するマスク合わせ装
置の機種等によって仕様が異なる、工程途中でアライメ
ントマークとして使用不能となるものがある、等の理由
で多数作威しなければならず、マスク合わせのためにか
なりのスペースが必要となる。このアライメントマーク
は通常スクライブ領域に設けるが、このスクライブ領域
はマスク合わせの他に、プロセスチエツク用パターンを
設けるためにも当てられるため、多数のアライメントマ
ークを設けるとスペース不足を来すことになる。従って
マスク合わせに要するスペースの部域が望まれている。
最初に一般的な自動マスク合わせの方法を第２図面の簡
単な説明する。ウェハｌの上面には凸又は凹の段差のア
ライメントマーク１ａが、又フォトマλり基板２の下面
にはクロム薄膜よりなるアライメントマーク２ａがそれ
ぞれ設けられており、フォトマスク基板２上方からレー
ザ光のビームを照射（走査）し、各アライメントマーク
ｌａ、 ２ａのエツジで乱反射して生じた散乱光を信号
上して捉え、この信号によりウェハ１とフォトマスク基
板２の相対位置を算出し、その結果を基にウェハ１又は
フォトマスクＭｖｉ、、２を移動してこの相対位置を修
正する。従ってウェハ１のマスク合わせ領域Ａ（レーザ
ビームが照射（走査）きれる領域）では表面にアライメ
ントマーク１ａ以外の段差は存在してはならない。
単な説明する。ウェハｌの上面には凸又は凹の段差のア
ライメントマーク１ａが、又フォトマλり基板２の下面
にはクロム薄膜よりなるアライメントマーク２ａがそれ
ぞれ設けられており、フォトマスク基板２上方からレー
ザ光のビームを照射（走査）し、各アライメントマーク
ｌａ、 ２ａのエツジで乱反射して生じた散乱光を信号
上して捉え、この信号によりウェハ１とフォトマスク基
板２の相対位置を算出し、その結果を基にウェハ１又は
フォトマスクＭｖｉ、、２を移動してこの相対位置を修
正する。従ってウェハ１のマスク合わせ領域Ａ（レーザ
ビームが照射（走査）きれる領域）では表面にアライメ
ントマーク１ａ以外の段差は存在してはならない。
次に第３図により従来のアライメントマーク形成及び使
用工程を説明する。第３図（ａ）〜（ｆ）は従来のアラ
イメントマーク形成及び使用工程の一例を示す模式断面
図である。ウェハ処理工程の複雑化を避けるため、アラ
イメントマークは極力チップ領域のためのウェハ処理工
程を利用して形成するため、デバイスの種類によってア
ライメントマーク形成工程も多少変化する。この第３図
はＳｔゲートのＭＯ３集積回路の製造工程において、チ
ップ領域Ｃ（第２図参照）にゲート電極を形成する工程
を利用してスクライブ領域Ｂ（第２図参照）内のマスク
合わせ領域Ａ（第２図参照）にアライメントマークを形
成する場合を示したものである。
用工程を説明する。第３図（ａ）〜（ｆ）は従来のアラ
イメントマーク形成及び使用工程の一例を示す模式断面
図である。ウェハ処理工程の複雑化を避けるため、アラ
イメントマークは極力チップ領域のためのウェハ処理工
程を利用して形成するため、デバイスの種類によってア
ライメントマーク形成工程も多少変化する。この第３図
はＳｔゲートのＭＯ３集積回路の製造工程において、チ
ップ領域Ｃ（第２図参照）にゲート電極を形成する工程
を利用してスクライブ領域Ｂ（第２図参照）内のマスク
合わせ領域Ａ（第２図参照）にアライメントマークを形
成する場合を示したものである。
第３図（ａ）はゲート電極形成工程より前のフィールド
酸化膜形成工程において選択酸化のマスク用としてＳｉ
基板１１正にＳｉ、Ｎ、膜１３を被着した状態である（
Ｓｉ基板１１とＳｉ３Ｎ、膜１３との間の５ｉｆｔ膜１
２は、極薄のｐａｄ ＳｉＯ□膜である）。マスク合わ
せ領域Ａ（第２図参照〉ではこの５ｉｓＮ、膜１３には
開口部を設けないため次の酸化処理によってＳｉＯ□膜
は生じない。次にこのＳｔユＮ、 ｎ１３をエツチング
Ｃリン酸によるウェットエツチング等）により除去した
状態が第３図（ｂ）である。その後のゲート電極形成工
程では酸化処理によりゲート酸化膜を形成した後ＣＶＤ
法により多結晶Ｓｔを成長゛させ、フォトエツチングに
よりバターニングしてゲート電極を形成するが、この工
程を利用して第３図（Ｃ）の如くマスク合わせ領域Ａに
アライメントマーク２５（幅２μ鴎、高さ４０００Å程
度の多結晶Ｓｉの突起）を形成する（同図中の５ｉｎｔ
膜２４はゲート酸化工程で生じたもの）。
酸化膜形成工程において選択酸化のマスク用としてＳｉ
基板１１正にＳｉ、Ｎ、膜１３を被着した状態である（
Ｓｉ基板１１とＳｉ３Ｎ、膜１３との間の５ｉｆｔ膜１
２は、極薄のｐａｄ ＳｉＯ□膜である）。マスク合わ
せ領域Ａ（第２図参照〉ではこの５ｉｓＮ、膜１３には
開口部を設けないため次の酸化処理によってＳｉＯ□膜
は生じない。次にこのＳｔユＮ、 ｎ１３をエツチング
Ｃリン酸によるウェットエツチング等）により除去した
状態が第３図（ｂ）である。その後のゲート電極形成工
程では酸化処理によりゲート酸化膜を形成した後ＣＶＤ
法により多結晶Ｓｔを成長゛させ、フォトエツチングに
よりバターニングしてゲート電極を形成するが、この工
程を利用して第３図（Ｃ）の如くマスク合わせ領域Ａに
アライメントマーク２５（幅２μ鴎、高さ４０００Å程
度の多結晶Ｓｉの突起）を形成する（同図中の５ｉｎｔ
膜２４はゲート酸化工程で生じたもの）。
このアライメントマーク２５を次のソース・ドレイン形
成工程でマスク合わせに使用する。第３図（ｄ）はソー
ス・ドレイン形成工程でフォトレジストを塗布し、マス
ク合わせを行った後、露光、現像まで行った状態を示す
。第２図におけるアライメントマーク２ａの陰となった
部分にはレジストパターン１６が生じている。この状態
で（レジストパターンをマスクとして）ソース・ドレイ
ン形成のために不純物イオン（Ａｓ、Ｐ等）を高ドーズ
量（１０Ｉｓ／ｃｓｅ”以上）で打ち込む、その状態を
第３図（ｅ）に示す。図中、２６はイオン打ち込み層で
ある。その後レジストパターンを除去し、更にこのイオ
ン打ち込みにより生じた結晶欠陥を回復するために熱処
理（アニール）を行う。その結果、Ｓｉ基板１１の表面
が酸化するが、高濃度の不純物イオンが打ち込まれた部
分では打ち込まれなかった部分より酸化膜の成長速度が
著しく速いため、第３図（「）に示すように、Ｓｉｎｇ
膜２７には段差が生ずる。この新たな段差の生ずる位置
はマスク合わせ領域Ａの中である。
成工程でマスク合わせに使用する。第３図（ｄ）はソー
ス・ドレイン形成工程でフォトレジストを塗布し、マス
ク合わせを行った後、露光、現像まで行った状態を示す
。第２図におけるアライメントマーク２ａの陰となった
部分にはレジストパターン１６が生じている。この状態
で（レジストパターンをマスクとして）ソース・ドレイ
ン形成のために不純物イオン（Ａｓ、Ｐ等）を高ドーズ
量（１０Ｉｓ／ｃｓｅ”以上）で打ち込む、その状態を
第３図（ｅ）に示す。図中、２６はイオン打ち込み層で
ある。その後レジストパターンを除去し、更にこのイオ
ン打ち込みにより生じた結晶欠陥を回復するために熱処
理（アニール）を行う。その結果、Ｓｉ基板１１の表面
が酸化するが、高濃度の不純物イオンが打ち込まれた部
分では打ち込まれなかった部分より酸化膜の成長速度が
著しく速いため、第３図（「）に示すように、Ｓｉｎｇ
膜２７には段差が生ずる。この新たな段差の生ずる位置
はマスク合わせ領域Ａの中である。
前述した通り、同一のマスク合わせ領域Ａの中に正規の
段差（アライメントマーク）以外に段差があってはなら
ない。この新たな段差は１０００人程度０低いものでは
あるが、照射したレーザ光が端部（図中の矢印部分）で
乱反射し、自動マスク合わせ装置に誤った位置情報を与
えることになるため、その後の工程ではたとえアライメ
ントマーク自体に損傷がなくともこのマスク合わせ領域
でマスク合わせを行うことは出来ない。従って、マスク
、ウェハ共に予め他の領域に上記と同様のアライメント
マークを設けておき、それをその後の工程でのマスク合
わせに供するようにしていた。
段差（アライメントマーク）以外に段差があってはなら
ない。この新たな段差は１０００人程度０低いものでは
あるが、照射したレーザ光が端部（図中の矢印部分）で
乱反射し、自動マスク合わせ装置に誤った位置情報を与
えることになるため、その後の工程ではたとえアライメ
ントマーク自体に損傷がなくともこのマスク合わせ領域
でマスク合わせを行うことは出来ない。従って、マスク
、ウェハ共に予め他の領域に上記と同様のアライメント
マークを設けておき、それをその後の工程でのマスク合
わせに供するようにしていた。
ところがこのように有害な段差を生ずる工程が多くあれ
ば、それだけ予備のアライメントマークを準備しておく
必要があるため、スクライブ領域の多くのスペースをマ
スク合わせのために割かなければならない、という問題
があった。
ば、それだけ予備のアライメントマークを準備しておく
必要があるため、スクライブ領域の多くのスペースをマ
スク合わせのために割かなければならない、という問題
があった。
本発明は、このような問題を解決して、高ドーズ量のイ
オン打ち込み工程等においてウェハ上のアライメントマ
ークが使用不能となることを防止し、アライメントマー
ク所要個数の少ない半導体装置の製造方法を提供するこ
とを目的とする。
オン打ち込み工程等においてウェハ上のアライメントマ
ークが使用不能となることを防止し、アライメントマー
ク所要個数の少ない半導体装置の製造方法を提供するこ
とを目的とする。
（課題を解決するための手段）
この目的は、本発明によれば、基板表面のマスク合わせ
に使用する領域に表面が平坦な絶縁膜を形成する工程と
、該絶縁膜表面に凹または凸の段差を有するアライメン
トマークを形成する工程とを含み、更に該アライメント
マークを用いてマスク合わせを行う工程を少なくとも２
工程含むことを特徴とする半導体装置の製造方法とする
ことで、達成される。
に使用する領域に表面が平坦な絶縁膜を形成する工程と
、該絶縁膜表面に凹または凸の段差を有するアライメン
トマークを形成する工程とを含み、更に該アライメント
マークを用いてマスク合わせを行う工程を少なくとも２
工程含むことを特徴とする半導体装置の製造方法とする
ことで、達成される。
Ｓｉ基板表面の不純物濃度が高いと、熱処理によるＳｉ
ｎ、膜の成長速度が速くなることが知られている。高ド
ーズ量の不純物イオン打ち込みを行った部分では当然不
純物濃度が著しく高くなるため、後の熱処理（アニール
）時、イオン打ち込みを行わなかった部分よりもＳｉＯ
！膜の成長速度が著しく速くなる。従って新たな段差を
生ずることになる。
ｎ、膜の成長速度が速くなることが知られている。高ド
ーズ量の不純物イオン打ち込みを行った部分では当然不
純物濃度が著しく高くなるため、後の熱処理（アニール
）時、イオン打ち込みを行わなかった部分よりもＳｉＯ
！膜の成長速度が著しく速くなる。従って新たな段差を
生ずることになる。
１０”／ｃ−以上の高ドーズ量の不純物イオン打ち込み
を行った場合に自動マスク合わせに有害な段差となるこ
とが経験的に分かっている。
を行った場合に自動マスク合わせに有害な段差となるこ
とが経験的に分かっている。
一方、Ｓｉ０ｇ膜は少なくとも１０００人の厚さがあれ
ばイオン打ち込みの際のマスクとなるため、予め充分な
膜厚を有する５ｉＱｚ層をマスク合わせ領域全域に設け
ておけば、レジストパターンの有無にかかわらずイオン
は打ち込まれず、従って後の熱処理（アニール）によっ
て新たな段差を生ずることはない。
ばイオン打ち込みの際のマスクとなるため、予め充分な
膜厚を有する５ｉＱｚ層をマスク合わせ領域全域に設け
ておけば、レジストパターンの有無にかかわらずイオン
は打ち込まれず、従って後の熱処理（アニール）によっ
て新たな段差を生ずることはない。
本発明に基づく半導体装置の一実施例を第１図により説
明する。第１図（ａ）〜（ｅ）は本発明の実施例のアラ
イメントマーク形成・使用工程ｄを示す模式断面図であ
る。ウェハ処理工程の複雑化を避けるため、アライメン
トマークは極力デバイス領域のためのウェハ処理工程を
利用して形成するため、デバイスの種類によってアライ
メントマーク形成工程も多少変化する。この第１図はＳ
ｉゲートのＭＯ３集積回路の製造工程において、チップ
領域Ｃ（第２図参照）にゲート電極を形成する工程を利
用してスクライブ領域Ｂ（第２図参照）内のマスク合わ
せ領域Ａ（第２図参照）にアライメントマークを形成す
る場合を示したものである。
明する。第１図（ａ）〜（ｅ）は本発明の実施例のアラ
イメントマーク形成・使用工程ｄを示す模式断面図であ
る。ウェハ処理工程の複雑化を避けるため、アライメン
トマークは極力デバイス領域のためのウェハ処理工程を
利用して形成するため、デバイスの種類によってアライ
メントマーク形成工程も多少変化する。この第１図はＳ
ｉゲートのＭＯ３集積回路の製造工程において、チップ
領域Ｃ（第２図参照）にゲート電極を形成する工程を利
用してスクライブ領域Ｂ（第２図参照）内のマスク合わ
せ領域Ａ（第２図参照）にアライメントマークを形成す
る場合を示したものである。
第１図（ａ）はゲート電極形成工程より前のフィールド
酸化膜形成工程において、選択酸化のマスク用としてＳ
ｉ基板１１上にＣＶＤ法によりＳｉ３Ｎ４膜１３を被着
（約１０００人）した後、マスク合わせ領域Ａの全域で
このＳｉＪ、膜１３をフォトエツチングにより除去して
開口部を設けた状態である（Ｓｔ基板と５ｉｓＮｉ膜と
の間のＳｉｎｇ膜１２は、極薄のｐａｄ ＳｔＯ！膜で
ある〉０次に熱酸化処理によって上記開口部にｓｔｏｗ
膜１４を成長せしめ（４０００〜８０００人程度）、更
に周囲のＳｉミコＮａｌｌ１１３をエツチングにより除
去した状態が第１図（ｂ）である、その後のゲート電極
形成工程では熱酸化処理によりゲート酸化膜を形成した
後ＣＶＤ法により多結晶Ｓｉを成長させ、フォトエツチ
ングによりバターニングしてゲート電極を形成するが、
この工程を利用して第１図（ｅ）の如くマスク合わせ領
域Ａにアライメントマーク１５（幅２μ偽、高さ４００
０久程度の多結晶Ｓｉの突起）を形成する。
酸化膜形成工程において、選択酸化のマスク用としてＳ
ｉ基板１１上にＣＶＤ法によりＳｉ３Ｎ４膜１３を被着
（約１０００人）した後、マスク合わせ領域Ａの全域で
このＳｉＪ、膜１３をフォトエツチングにより除去して
開口部を設けた状態である（Ｓｔ基板と５ｉｓＮｉ膜と
の間のＳｉｎｇ膜１２は、極薄のｐａｄ ＳｔＯ！膜で
ある〉０次に熱酸化処理によって上記開口部にｓｔｏｗ
膜１４を成長せしめ（４０００〜８０００人程度）、更
に周囲のＳｉミコＮａｌｌ１１３をエツチングにより除
去した状態が第１図（ｂ）である、その後のゲート電極
形成工程では熱酸化処理によりゲート酸化膜を形成した
後ＣＶＤ法により多結晶Ｓｉを成長させ、フォトエツチ
ングによりバターニングしてゲート電極を形成するが、
この工程を利用して第１図（ｅ）の如くマスク合わせ領
域Ａにアライメントマーク１５（幅２μ偽、高さ４００
０久程度の多結晶Ｓｉの突起）を形成する。
このアライメントマーク１５を次のソース・ドレイン形
成工程でマスク合わせに使用する。第１図ｃ社）はソー
ス・ドレイン形成工程でフォトレジストを塗布し、マス
ク合わせを行った後、露光、現像まで行った状態を示す
。第２図におけるアライメントマーク２ａの陰となった
部分にはレジストパターン１６が生じている。この状態
で（レジストパターンをマスクとして）ソース・ドレイ
ン形成のために不純物イオン（Ａｓ、Ｐ等）を高ドーズ
量（１０”／Ｃｍ″以上）で打ち込む、しかしレジスト
パターン１６のない部分でもＳｉＯ□１１１１４がマス
クとなってＳＮ基板１１に不純物イオンは打ち込まれな
い。
成工程でマスク合わせに使用する。第１図ｃ社）はソー
ス・ドレイン形成工程でフォトレジストを塗布し、マス
ク合わせを行った後、露光、現像まで行った状態を示す
。第２図におけるアライメントマーク２ａの陰となった
部分にはレジストパターン１６が生じている。この状態
で（レジストパターンをマスクとして）ソース・ドレイ
ン形成のために不純物イオン（Ａｓ、Ｐ等）を高ドーズ
量（１０”／Ｃｍ″以上）で打ち込む、しかしレジスト
パターン１６のない部分でもＳｉＯ□１１１１４がマス
クとなってＳＮ基板１１に不純物イオンは打ち込まれな
い。
第１図（ｅ）はレジストパターンを除去した状態である
。その後このＨオン打ち込みによりチップ領域Ｃ（第２
図参照）に生じた結晶欠陥を回復するために熱処理（ア
ニール）を行うが、マスク合わせ領域Ａでは変化がなく
（新たな段差は生じない）、第１図（ｅ）の状態のまま
である。これは第１図（ｅ）の状態とも変わりはない。
。その後このＨオン打ち込みによりチップ領域Ｃ（第２
図参照）に生じた結晶欠陥を回復するために熱処理（ア
ニール）を行うが、マスク合わせ領域Ａでは変化がなく
（新たな段差は生じない）、第１図（ｅ）の状態のまま
である。これは第１図（ｅ）の状態とも変わりはない。
従って後工程（コンタクトホール形成工程等）でもこの
マスク合わせ領域Ａでアライメントマーク１５を用いて
マスク合わせを行うことが出来る。
マスク合わせ領域Ａでアライメントマーク１５を用いて
マスク合わせを行うことが出来る。
その結果、後工程用のアライメントマークを少な（とも
１回分は別に準備する必要がなくなり、その分のマスク
合わせ領域は他の目的のために有効利用を図ることが出
来る（プロセスチエツク用パターンを増やす、より多く
のマスク合わせ装置の使用を可能とするためにより多く
の佳様のアライメントマークを準備してお（、等）。仮
にマスク合わせ領域１箇所当たり、幅がスクライブ領域
と岡じで長さが１．．５＋ａｍのスペースを要し、３種
類のマスク合わせ装置用のアライメントマークを準備す
るものとすれば、１回分で長さ４．５開のスペースを他
に転用することが出来ることになる。
１回分は別に準備する必要がなくなり、その分のマスク
合わせ領域は他の目的のために有効利用を図ることが出
来る（プロセスチエツク用パターンを増やす、より多く
のマスク合わせ装置の使用を可能とするためにより多く
の佳様のアライメントマークを準備してお（、等）。仮
にマスク合わせ領域１箇所当たり、幅がスクライブ領域
と岡じで長さが１．．５＋ａｍのスペースを要し、３種
類のマスク合わせ装置用のアライメントマークを準備す
るものとすれば、１回分で長さ４．５開のスペースを他
に転用することが出来ることになる。
尚、以上の工程にはアライメントマーク形成専用のもの
はなく、全てチップ領域のための工程を利用しているの
で、フィールド酸化膜形成工程でＳｉ、Ｊ４’ｆｌＡに
開口部を設けるに使用するマスクにパターンを追加しで
おけば、自動的にこの結果が得られる。
はなく、全てチップ領域のための工程を利用しているの
で、フィールド酸化膜形成工程でＳｉ、Ｊ４’ｆｌＡに
開口部を設けるに使用するマスクにパターンを追加しで
おけば、自動的にこの結果が得られる。
本発明は以上の実施例に限定されることなく、更に種々
変形して実施出来る。Ｓｉゲート以外のＭＯ８集積回路
やバイポーラ集積回路でも１０”／ｃｍ″以上の高ドー
ズ量のイオン打ち込み工程を含む場合には本発明は有効
である。
変形して実施出来る。Ｓｉゲート以外のＭＯ８集積回路
やバイポーラ集積回路でも１０”／ｃｍ″以上の高ドー
ズ量のイオン打ち込み工程を含む場合には本発明は有効
である。
以上説明したように、本発明によれば、ウェハ処理工程
においてウェハ上のアライメントマークが使用不能とな
ることを防止し、アライメントマーク所要個数の少ない
半導体装置の製造方法を提供することが出来、半導体装
置製造合理化に寄与するところが大である。
においてウェハ上のアライメントマークが使用不能とな
ることを防止し、アライメントマーク所要個数の少ない
半導体装置の製造方法を提供することが出来、半導体装
置製造合理化に寄与するところが大である。
第１図（ａ）〜（ｅ）は本発明の実施例のアライメント
マーク形成・使用工程を示す模式断面図、第２図（ａ）
、（ｂ）はマスク合わせ方法を説明するための図、 第３図（ａ）〜（ｆ）は従来のアライメントマーク形成
・使用工程の一例を示す模式断面図である。 図中、Ａはマスク合わせ領域、 １ａはアライメントマーク、 ２ａはフォトマスクのアライメントマーク、１１はＳｉ
基板、 １３ は５ｆｊＮ４膜、 １４はｓｉｏ□膜（絶縁１ｉｉ）、 １５．２５はアライメントマーク（段差）、１６はレジ
ストパターン、 ２７は５ｆ０１膜、である。 第 １ 図・ Ｃｂ）＃ｒ匍圓 マスグ舎わｔ方嫌芭証明Ｔう１＝めの）用事 図
マーク形成・使用工程を示す模式断面図、第２図（ａ）
、（ｂ）はマスク合わせ方法を説明するための図、 第３図（ａ）〜（ｆ）は従来のアライメントマーク形成
・使用工程の一例を示す模式断面図である。 図中、Ａはマスク合わせ領域、 １ａはアライメントマーク、 ２ａはフォトマスクのアライメントマーク、１１はＳｉ
基板、 １３ は５ｆｊＮ４膜、 １４はｓｉｏ□膜（絶縁１ｉｉ）、 １５．２５はアライメントマーク（段差）、１６はレジ
ストパターン、 ２７は５ｆ０１膜、である。 第 １ 図・ Ｃｂ）＃ｒ匍圓 マスグ舎わｔ方嫌芭証明Ｔう１＝めの）用事 図
Claims (1)
- 基板（１１）表面のマスク合わせに使用する領域（Ａ）
に表面が平坦な絶縁膜（１４）を形成する工程と、該絶
縁膜（１４）表面に凹または凸の段差を有するアライメ
ントマーク（１５）を形成する工程とを含み、更に該ア
ライメントマーク（１５）を用いてマスク合わせを行う
工程を少なくとも２工程含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213429A JPH0377309A (ja) | 1989-08-19 | 1989-08-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213429A JPH0377309A (ja) | 1989-08-19 | 1989-08-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377309A true JPH0377309A (ja) | 1991-04-02 |
Family
ID=16639082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213429A Pending JPH0377309A (ja) | 1989-08-19 | 1989-08-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377309A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399256B1 (en) | 1998-12-03 | 2002-06-04 | Nec Corporation | Reticle having accessory pattern divided into sub-patterns |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172722A (ja) * | 1983-03-23 | 1984-09-29 | Oki Electric Ind Co Ltd | アライメントマ−クの製造方法 |
-
1989
- 1989-08-19 JP JP1213429A patent/JPH0377309A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6610461B2 (en) | 1998-03-12 | 2003-08-26 | Nec Electronics Corporation | Reticle having accessory pattern divided into sub-patterns |
| US6399256B1 (en) | 1998-12-03 | 2002-06-04 | Nec Corporation | Reticle having accessory pattern divided into sub-patterns |
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