JPH04200119A - 並列―直列並換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はサーボパターン書き込み装置等に用いる並列−
直列変換装置に関するものである。

従来の技術 近年、並列−直列変換装置は高速変換が可能で、簡素な
構成のものが主流となってきている。

従来、この種の並列−直列変換装置は特公昭５４−５６
３８号公報に開示されたような構成が一般的であった。

すなわち第４図のように、ｎ個の入力器３１ａ〜３１ｎ
と１個の並列−直列変換器３２とにより構成されており
、並列−直列変換器３２は、ｍビットの並列データを直
列データに変換して出力する機能を有すると共に、並列
−直列変換終了時点に変換終了信号ａを入力器３１２〜
３１ｎに出力する機能と、第１ワード（同期ワード）送
出時に選択信号すを入力器３１ａに出力する機能とを有
している。入力器３１ａは、並列−直列変換器３２から
の選択信号すが入力されると、変換終了信号ａのタイミ
ングと同期して、ｍビットの並列データＣをｍビットの
データバス３３ａ〜３３ｍに出力する。入力器３１ｂは
、入力器３１ａからの選択信号ｄが入力されると、変換
終了信号ａのタイミングと同期して、ｍビットの並列デ
ータｅをｍビットのデータバス３３ａ〜３３ｍに出力す
る。最終段の入力器３１ｎも同様に、選択信号が入力さ
れると、変換終了信号ａのタイミングと同期して、ｍビ
ットの並列データｆをｍビットのデータエリア３３ａ〜
３３ｍに出力する。

このようにして、入力器３１ａ〜３１ｎの選択動作が最
終段の入力器３１ｎに達し、この最終段の入力器３１ｎ
の次入力器選択信号ｇは並列−直列変換器３２に出力さ
れる。

並列−直列変換器３２は、この最終段の入力器３１ｎの
並列データｆの並列−直列変換を終了すると、変換終了
信号ａに同期してタイミング選択信号りを読み込んで初
期状態となり、以下同様の動作を繰り返して継続する。

発明が解決しようとする課題 しかしながら、このような従来の並列−直列変換装置で
は、変換される並列データのビット数がデータバス３３
ａ〜３３ｍのビット数の整数倍になるように回路構成さ
れており、１ビツトあるいは２ビツト等、データバス３
３３〜３３ｍのビ・７ト数以下の転送ができず、また変
換する並列データのビット数を任意に変化させることが
できないという問題があった。

このようにデータバス３３ａ〜３３ｍのビット数以下の
転送や、変換する並列データのビット数を任意に変化さ
せることができないということは、例えば次のような場
合に問題となる。すなわちハードディスクドライブ装置
において、サーボ情報を記録する方式に、データ情報と
サーボ情報とを１枚のディスク上に混在させる埋め込み
サーボ方式がある。第５図に、ディスク面を埋め込みサ
ーボ方式でフォーマントした様子を示す。埋め込みサー
ボ方式でフォーマットする際、サーボ情報とデータ情報
とは、各々の情報量に相当するビット数を並列−直列変
換し、サーボ情報をディスク面上のサーボエリア４１に
書き込み、データ情報をディスク面上のデータエリア４
２に書き込む。

いま、サーボ情報のピント数を１００ビツトとすると、
８ビツトのデータバスでは、 １００／８＝１２・・・余り４ビツト となる。つまりデータバスに１２回データを転送すると
４ビツト余る。同様に１６ビツトのデータバスでは、 １００／１６＝６・・・余り４ビツト となる。

従来の並列−直列変換装置の構成では、この余りビット
を転送するための制御回路が備えられておらず、サーボ
情報量がデータバスのビット数の整数倍でなければ、転
送できないという問題点があった。

本発明はかかる事情に鑑みて成されたものであり、デー
タバスのビット数に制限されることなく並列−直列変換
を行うことのできる並列−直列変換装置を提供すること
を目的とする。

課題を解決するための手段 本発明は、並列−直列変換を制御するシーケンサと、こ
のシーケンサから転送された並列データを記憶する記憶
手段と、この記憶手段に記憶された並列データを読み込
んで直列データに変換する並列−直列変換手段と、この
並列−直列変換手段で変換された直列データのビット数
を計数するカウント手段と、前記並列−直列手段で変換
するデータのビット数に対応付けて前記シーケンサによ
り演算された設定値と前記カウント手段の計数値とを比
較して規定のビット数のデータの並列−直列変換が終了
したことを判断する比較手段と、この比較手段の判断結
果を前記シーケンサに伝える同期手段とを備えたことを
特徴としている。

作用 本発明にあっては、記憶手段が、シーケンサから転送さ
れた並列データを記憶する。そして並列−直列変換手段
が、記憶手段に記憶された並列データを読み込んで直列
データに変換する。そしてカウント手段が、並列−直列
変換手段で変換された直列データのビット数を計数する
。そして比較手段が、並列−直列手段で変換するデータ
のビット数に対応付けてシーケンサにより演算された設
定値とカウント手段の計数値とを比較して規定のビ・ノ
ド数のデータの並列−直列変換が終了したことを判断す
る。そして同期手段が、比較手段の判断結果をシーケン
サに伝える。よって、データバスのビット数の整数倍に
相当しないビット数のデータを並列−直列変換できるこ
ととなる。

実施例 以下、本発明の一実施例を第１図〜第３図に基づいて説
明する。

第１図は本発明の一実施例における並列−直列変換装置
の回路ブロック図で、この並列−直列変換装置は、シー
ケンサ１と、記憶手段としての４個のレジスタ２ａ〜２
ｄと、並列−直列変換手段としての４個のシフトレジス
ター３ａ〜３ｄと、比較手段としてのコンパレータ４と
、カウント手段としてのカウンタ５と、論理積回路６と
、同期手段としての同期回路７と、論理和回路８とによ
り構成されている。シーケンサ１は、並列−直列変換を
制御するもので、レジスタ選択信号Ｒ３ＥＬ１、Ｒ３Ｅ
Ｌ２を出力してレジスタ２ａ、２ｂ。

２ｃ、２ｄに並列データの転送を行い、またレジスタ選
択信号Ｒ３ＥＬ３を出力してコンパレータ４に１つのブ
ロックとして並列−直列変換するデータのビット数の設
定を行なう。シフトレジスタ３ａ、３ｂ、３ｃ、３ｄは
、互いに直列に接続されており、直列データはシフトレ
ジスタ３ａから出力される。レジスタ２ａにシフトレジ
スタ３ａが、レジスタ２ｂにシフトレジスタ３ｂが、レ
ジスタ２Ｃにシフトレジスタ３Ｃが、レジスタ２ｄにシ
フトレジスタ３ｄが各々接続されており、レジスタ２ａ
、２ｂ、２ｃ、２ｄに記憶された並列データをシフトレ
ジスタ３ａ、３ｂ、３ｃ、３ｄが直列データに変換する
。コンパレータ４は、シーケンサ１により設定された設
定値とカウンタ５の計数値とを比較して、これらが一致
することにより、１つのブロックとしての所定ビット数
のデータの並列−直列変換が終了したと判断して一致信
号ＣＤを出力する。カウンタ５は、１つのブロックとし
て並列−直列変換したデータのビット数を計数する。論
理積回路６は、シーケンサ１からのシフトレジスタ選択
信号ＳＲとコンパレータ４からの一致信号ＣＤとの論理
積をシフトレジスタ３ａ、３ｂに供給する。同期回路７
は、コンパレータ４からの一致信号ＣＤに基づいて変換
終了信号ＴＦを出力し、１つのブロックとしての所定ビ
ット数のデータの並列−直列変換が終了したことをシー
ケンサ１に知らせる。論理和回路８は、シーケンサ１か
らのレジスタ選択信号ＰＳＥＬＩ。

２およびリセット信号Ｒ３の論理和をカウンタ５と同期
回路７とに供給する。

次に動作を説明する。データバスのビット数を１６ビツ
ト、レジスタ２ａ〜２ｄ、シフトレジスタ３ａ〜３ｄ、
コンパレータ４、およびカウンタ５のビット数を各々８
ビツトとする。シーケンサ１からレジスタ選択信号ＰＳ
ＥＬＩが出力されると、レジスタ２ａ、　　２ｂにデー
タバスの値がラッチされ、シーケンサ１からレジスタ選
択信号Ｒ３ＥＬ２が出力されると、レジスタ２ｃ、２ｄ
にデータバスの値がラッチされる。シーケンサ１からレ
ジスタ選択信号Ｒ３ＥＬ３が出力されると、コンパレー
タ４にデータバスの値が設定値としてラッチされる。ま
た、コンパレータ４から出力される一致信号ＣＤがハイ
レベルで、がつシーケンサ１から出力されるシフトレジ
スタ選択信号ＳＲがハイレベルのときに、クロック信号
ＣＫに同期して、シフトレジスタ３ａ、３ｂ、３ｃ、３
ｄにレジスタ２ａ、２ｂ、２ｃ、２ｄから並列データが
ロードされ、コンパレータ４から出力される一致信号Ｃ
Ｄがハイレベルで、かつシーケンサｌから出力されるシ
フトレジスタ選択信号ＳＲがローレベルのときに、クロ
ック信号ＣＫに同期して、シフトレジスタ３ｃ、３ｄに
レジスタ２ｃ、２ｄから並列データがロードされる。

１つのブロックとしての所定ビット数のデータの変換が
終了すると、同期回路７は変換終了信号ＴＦをハイレベ
ルにし、カウンタ５はリセントされる。

また、シーケンサ１が、レジスタ２ａ、　　２ｂ、２ｃ
、２ｄに並列データを設定するか、あるいはリセット信
号Ｒ３を出力すると、同期回路７は変換終了信号ＴＦを
ローレベルにする。

シフトレジスタ３ａ〜３ｄとカウンタ５と同期回路７と
には、共通の並列−直列変換用のクロ。

り信号ＣＫが入力されており、並列−直列変換の変換速
度はこのクロック信号ＣＫにより一意的に決定される。

ここで、通常の並列−直列変換動作について、第２図の
タイミングチャートを参照しながら詳細に説明する。先
ずシーケンサ１からレジスタ選択信号Ｒ３ＥＬ１．Ｒ３
ＥＬ２．Ｒ３ＥＬ３が出力される。このレジスタ選択信
号ＰＳＥＬ　１により、直列データに変換すべき１６ビ
ツトの並列データＤｎＯ〜１５がシーケンサ１からレジ
スタ２ａ。

２ｂに供給されてラッチされ、レジスタ選択信号Ｒ３Ｅ
Ｌ　２により、１６ビツトの並列データＤｎ１６〜３１
がシーケンサ１からレジスタ２ｃ、２ｄに供給されてラ
ッチされ、レジスタ選択信号Ｒ３ＥＬ　３により、１６
進数でＯｆ”の設定値がシーケンサ１からコンパレータ
４に供給されてランチされる。

そしてシーケンサ１がリセット信号Ｒ３を出力すると、
カウンタ５が初期値“ｏｏ”からクロック信号ＣＫの計
数を開始し、同期回路７は変換終了信号ＴＦをローレベ
ルにする。

１６番目のクロック信号ＣＫ１５がカウンタ５に入力さ
れると、カウンタ５の計数値が“ｏｆ”になり、コンパ
レータ４は一致信号ＣＤを出力する。この一致信号ＣＤ
は、シーケンサエからのシフトレジスタ選択信号ＳＲが
ハイレベルのときにシフトレジスタ３ａ〜３ｄに入力さ
れ、１７番目のクロック信号ＣＫ１６のタイミングでレ
ジスタ２ａ〜２ｄの３２ビツトの並列データＤｎＯ〜３
Ｉがシフトレジスタ３ａ〜３ｄにロードされる。

また、一致信号ＣＤは同期回路７に入力され、これによ
り同期回路７はクロック信号ＣＫのタイミングで変換終
了信号ＴＦをハイレベルにする。また、一致信号ＣＤは
カウンタ５に入力され、これによりカウンタ５はクロッ
ク信号ＣＫのタイミングで初期値″００″にリセットさ
れる。

変換終了信号ＴＦがハイレベルになった後に所定のタイ
ミングで、シーケンサ１は、レジスタ２ｃ、２ｄに１６
ビソトの並列データＤｎ３２〜４７を記憶させ、同期回
路７からの変換終了信号ＴＦをローレベルにさせる。こ
の間にシフトレジスタ３ａ〜３ｄは、クロック信号ＣＫ
のタイミングで３２ビツトのデータＤｎＯ〜３１を順次
シフトさせて直列データに変換する。

再びカウンタ５の計数値が”　Ｏｆ”になると、１６ビ
ツトの並列データＤｎＯ〜１５の直列データへの変換が
終了し、１゛６ビツトの並列データＤｎ１６〜３１はシ
フトレジスタ３ａ、３ｂにシフトしており、同期回路７
からの変換終了信号ＴＦがハイレベルになる。また、シ
ーケンサ１からのシフトレジスタ選択信号ＳＲはローレ
ベルであるので、コンパレータ４から一致信号ＣＤが出
力されることにより、レジスタ２ｃ、２ｄに記憶された
１６ビ・７トの並列データＤｎ３２〜４７がシフトレジ
スタ３ｃ、３ｄにロードされる。

このように、データバスのピント数に比例した並列デー
タを直列データに変換するときは、上記動作が繰り返さ
れ、１６ビツトのデータを１つのブロックとして連続的
に変換される。

次にデータバスのビット数以下のビット数の並列データ
を並列−直列変換する動作について、第３図のタイミン
グチャートを参照しながら詳細に説明する。変換する並
列データのビット数が２ビ・ノドの場合、１６ビツト＋
２ビツトの並列データとして扱い、並列−直列変換を行
なう。

先ず同期回路７からの変換終了信号ＴＦがハイレベルの
ときに、シーケンサ１は、シフトレジスタ選択信号ＳＲ
をハイレベルにし、コンパレータ４に設定値“１１”を
供給してラッチさせる。その後所定のタイミングでシー
ケンサ１は、レジスタ２ａ、２ｂに１６ビツトの並列デ
ータＤｎＯ〜１５を供給してランチさせると共に、同期
回路７からの変換終了信号ＴＦをローレベルにさせる。

さらにその後シーケンサ１は、レジスタ２ｃに２ビツト
の並列データＤｎ！６〜１７を供給してランチさせる。

シフトレジスタ３ａ〜３ｄが３２ビツトのデータの並列
−直列変換を終了すると、コンパレータ４が一致信号Ｃ
Ｄを出力し、１８ビツトの並列デ−タＤｎＯ〜１７がレ
ジスタ２ａ〜２Ｃからシフトレジスタ３ａ〜３Ｃにロー
ドされると共に、力、ウンタ５が初期値“００”にリセ
ツトされ、さらに同期回路７からの変換終了信号ＴＦが
ハイレベルになる。

この後、シーケンサ１が同期回路７からの変換終了信号
ＴＦをローレベルにし、１８ビツトの並列データの直列
変換が終了すると、同期回路７からの変換終了信号ＴＦ
がハイレベルに変化して、並列−直列変換の終了をシー
ケンサ１に知らせる。

このように、シフトレジスタ３ａ〜３ｄが並列−直列変
換を行なっている間、シーケンサ１が、並列データの設
定と、変換するデータのビット数の設定と、同期回路７
の制御とを行うため、データバスのビット数の整数倍に
相当しないビ・、計数のデータでも並列−直列変換が可
能となり、しかも並列−直列変換動作を連続に行うこと
ができる。

発明の詳細 な説明したように本発明によれば、並列−直列変換を制
御するシーケンサと、このシーケンサから転送された並
列データを記憶する記憶手段と、この記憶手段に記憶さ
れた並列データを読み込んで直列データに変換する並列
−直列変換手段と、この並列−直列変換手段で変換され
た直列データのビット数を計数するカウント手段と、前
記並列−直列手段で変換するデータのビット数に対応付
けて前記シーケンサにより演算された設定値と前記カウ
ント手段の計数値とを比較して規定のビット数のデータ
の並列−直列変換が終了したことを判断する比較手段と
、この比較手段の判断結果を前記シーケンサに伝える同
期手段とを備えたので、シフトレジスタが並列−直列変
換を行なっている間、シーケンサが、並列データの設定
と、変換するデータのビット数の設定と、同期回路の制
御とを行うことから、データバスのビット数の整数倍に
相当しないピント数のデータでも並列−直列変換が可能
となり、しかも並列−直列変換動作を連続に行うことが
できるという優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例における並列−直列変換装置
の回路プロ・７り図、第２図および第３図は各々同並列
−直列変換装置の動作を説明するタイミングチャート、
第４図は従来の並列−直列変換装置の回路ブロック図、
第５図は埋め込みサーボ方式を採用したハードディスク
のフォーマント状態の説明図である。 １−　シーケンサ、２　ａ　〜２　ｄ−レジスタ（記ｔ
ａ手段）、３ａ〜３ｄ−シフトレジスタ（並列−直列変
換手段’）　、４−コンパレータ（比較手段）、５−カ
ウンタ（カウント手段）、７−同期回路（同期手段）。 代理人　　弁理士　　中　島　司　朗 第４図

Claims (1)

【特許請求の範囲】
1. （１）並列−直列変換を制御するシーケンサと、このシ
   ーケンサから転送された並列データを記憶する記憶手段
   と、この記憶手段に記憶された並列データを読み込んで
   直列データに変換する並列−直列変換手段と、この並列
   −直列変換手段で変換された直列データのビット数を計
   数するカウント手段と、前記並列−直列手段で変換する
   データのビット数に対応付けて前記シーケンサにより演
   算された設定値と前記カウント手段の計数値とを比較し
   て規定のビット数のデータの並列−直列変換が終了した
   ことを判断する比較手段と、この比較手段の判断結果を
   前記シーケンサに伝える同期手段とを備えたことを特徴
   とする並列−直列変換装置。