JPH04202074A - 薄膜用セラミックス基板 - Google Patents
薄膜用セラミックス基板Info
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- JPH04202074A JPH04202074A JP33559690A JP33559690A JPH04202074A JP H04202074 A JPH04202074 A JP H04202074A JP 33559690 A JP33559690 A JP 33559690A JP 33559690 A JP33559690 A JP 33559690A JP H04202074 A JPH04202074 A JP H04202074A
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- JP
- Japan
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- ceramic substrate
- thin film
- photomask
- holes
- layer
- Prior art date
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- Pending
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0073—Masks not provided for in groups H05K3/02 - H05K3/46, e.g. for photomechanical production of patterned surfaces
- H05K3/0082—Masks not provided for in groups H05K3/02 - H05K3/46, e.g. for photomechanical production of patterned surfaces characterised by the exposure method of radiation-sensitive masks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
-
- H—ELECTRICITY
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- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、薄膜配線層形成用のセラミックス基板に関す
る。
る。
（従来の技術）
最近のＶＬＳＩに見られるように、半導体素子の高集積
化が進むにつれて、半導体素子か搭載されるセラミック
ス基板の表面に形成する導体層は、ｉ’ｒｉ密麿化する
必要か牛しており、微細配線を形成することが求められ
ている。このような微細配線の形成を可能にする導体層
としては、真空蒸着法やスパッタリング法等の薄膜法を
適用して形成した薄膜導体層が適している。
化が進むにつれて、半導体素子か搭載されるセラミック
ス基板の表面に形成する導体層は、ｉ’ｒｉ密麿化する
必要か牛しており、微細配線を形成することが求められ
ている。このような微細配線の形成を可能にする導体層
としては、真空蒸着法やスパッタリング法等の薄膜法を
適用して形成した薄膜導体層が適している。
このような薄膜配線層を有するセラミックス基板は、例
えば以下のようにして作製される。
えば以下のようにして作製される。
すなわちます、内部配線を有するセラミックス基板の表
面に、真空蒸着法やスパッタリング法等によって一様に
薄膜導体層を形成する。次いで、薄膜導体層上に感光性
レジスト膜を形成し、このレジスト膜をフォトマスクを
利用して露光する。
面に、真空蒸着法やスパッタリング法等によって一様に
薄膜導体層を形成する。次いで、薄膜導体層上に感光性
レジスト膜を形成し、このレジスト膜をフォトマスクを
利用して露光する。
この後、上記露光後のレジスト膜をマスキング膜として
エツチングを施し、所望形状の薄膜配線層を形成する。
エツチングを施し、所望形状の薄膜配線層を形成する。
（発明か解決しようとする課題）
ところで、上記レジスト膜を露光する際に用いるフォト
マスクの位置合せは、通常、セラミックス基板内の配線
網として利用されるピアホールと、フォトマスク上のパ
ターンとを合せることによって行っている。
マスクの位置合せは、通常、セラミックス基板内の配線
網として利用されるピアホールと、フォトマスク上のパ
ターンとを合せることによって行っている。
しかしながら、薄膜形成時点において上記ピアホール内
には導電性物質が充填されているため、セラミックス基
板とピアホール内に充填された導電性物質との色調差が
小さい場合や、セラミックス基板表面に形成した薄膜導
体層の厚さか多少厚くなったような場合には、ピアホー
ル自体を識別することか困難となり、フォトマスクの位
置合せ精度か低下してしまうという問題があった。
には導電性物質が充填されているため、セラミックス基
板とピアホール内に充填された導電性物質との色調差が
小さい場合や、セラミックス基板表面に形成した薄膜導
体層の厚さか多少厚くなったような場合には、ピアホー
ル自体を識別することか困難となり、フォトマスクの位
置合せ精度か低下してしまうという問題があった。
特に、薄膜導体層上に金属メツキ層等を形成した場合に
は、フォトマスクの位置合せが困難となってしまう。
は、フォトマスクの位置合せが困難となってしまう。
本発明は、このような課題に対処するためになされたも
ので、ピアホールの識別が困難な場合においても、フォ
トマスクの位置合せを高精度に行うことを可能とした薄
膜用セラミックス基板を提供することを目的とするもの
である。
ので、ピアホールの識別が困難な場合においても、フォ
トマスクの位置合せを高精度に行うことを可能とした薄
膜用セラミックス基板を提供することを目的とするもの
である。
［発明の構成コ
（課題を解決するだめの手段）
本発明の薄膜用セラミックス基板は、表面に薄膜法によ
る配線層が形成される薄膜用セラミックス基板において
、前記配線層が形成されるセラミックス基板表面に、凹
形状のフォトマスク位置合せ用マークが設けられている
ことを特徴とするものである。
る配線層が形成される薄膜用セラミックス基板において
、前記配線層が形成されるセラミックス基板表面に、凹
形状のフォトマスク位置合せ用マークが設けられている
ことを特徴とするものである。
（作 用）
本発明の薄膜用セラミックス基板においては、凹形状の
フォトマスク位置合せ用マークを設けているため、セラ
ミックス基板表面に薄膜配線層を形成した後にも、フォ
トマスク位置合せ用マークを容易に認識することができ
る。したがって、フォトマスクの位置合せを高精度に行
うことが可能となる。
フォトマスク位置合せ用マークを設けているため、セラ
ミックス基板表面に薄膜配線層を形成した後にも、フォ
トマスク位置合せ用マークを容易に認識することができ
る。したがって、フォトマスクの位置合せを高精度に行
うことが可能となる。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例の薄膜用セラミックス基板
を示す断面図である。
を示す断面図である。
同図において、１はアルミナ焼結体、窒化アルミニウム
焼結体、炭化ケイ素焼結体等の各種のセラミック焼結体
からなるセラミックス基数である。
焼結体、炭化ケイ素焼結体等の各種のセラミック焼結体
からなるセラミックス基数である。
このセラミックス基板１は、複数のセラミックス層１ａ
を同時焼成によって多層化したものである。
を同時焼成によって多層化したものである。
このセラミックス基板１は、内部配線を有するものであ
る。この内部配線は、各セラミックス層］ａ上に設けら
れた接地層や電源層等を含む内部配線層２と、これら内
部配線層２を電気的に接続するピアホール３とによって
構成されている。
る。この内部配線は、各セラミックス層］ａ上に設けら
れた接地層や電源層等を含む内部配線層２と、これら内
部配線層２を電気的に接続するピアホール３とによって
構成されている。
そして、最上層のセラミックス層１ａには、第２図に示
すように、穴状のフォトマスク位置合せ用のマーク４が
対角上にそれぞれ設けられている。
すように、穴状のフォトマスク位置合せ用のマーク４が
対角上にそれぞれ設けられている。
上記フォトマスク位置合せ用マークは、上述したような
穴形状のマーク４に限らず、例えば第２図および第３図
に示すような溝状のマーク５を用いることも可能である
等、凹形状を有しかつ平面位置を規定することが可能な
ものであれば、各種形状のマークを用いることができる
。
穴形状のマーク４に限らず、例えば第２図および第３図
に示すような溝状のマーク５を用いることも可能である
等、凹形状を有しかつ平面位置を規定することが可能な
ものであれば、各種形状のマークを用いることができる
。
上記したような薄膜用セラミックス基板１は、例えば以
下のようにして製造される。
下のようにして製造される。
ます、窒化アルミニウムや酸化アルミニウム等からなる
クリーンシート（ｌａ）を必要数成形し、＝ ５− 各グリーンシートに対応するセラミックス層に応じて、
焼成後にピアホール３となるスルーホールをパンチング
等によって形成する。
クリーンシート（ｌａ）を必要数成形し、＝ ５− 各グリーンシートに対応するセラミックス層に応じて、
焼成後にピアホール３となるスルーホールをパンチング
等によって形成する。
この際、最上層のセラミックス層１ａとなるグリーンシ
ートには、フォトマスク位置合せ用のマーク４となる孔
も同時に形成する。また、溝状のフォトマスク位置合せ
用マーク５の場合にも、グリーンシートの段階で形成す
る。
ートには、フォトマスク位置合せ用のマーク４となる孔
も同時に形成する。また、溝状のフォトマスク位置合せ
用マーク５の場合にも、グリーンシートの段階で形成す
る。
次に、各スルーホールに導電性ペーストを充填すると共
に、各グリーンシート表面に導電性ペーストを印刷する
ことによって配線層を形成する。
に、各グリーンシート表面に導電性ペーストを印刷する
ことによって配線層を形成する。
上記スルーホールへの充填の際、フォトマスク位置合せ
用マークとなる孔や溝内には導電性ペーストを充填せず
、空洞状態を維持させる。
用マークとなる孔や溝内には導電性ペーストを充填せず
、空洞状態を維持させる。
この後、スルーホール内への充填や印刷配線層の形成が
行われた複数のグリーンシートを、フォトマスク位置合
せ用マークとなる孔や溝が形成されたグリーンシートが
最上層となるように積層し、圧着して一体化した後、使
用したセラミックスに応じた芥囲気および温度で焼成し
て、複数のセラミックス層］ａを一体化すると共に、ピ
アホール３および内部配線層２を形成する。
行われた複数のグリーンシートを、フォトマスク位置合
せ用マークとなる孔や溝が形成されたグリーンシートが
最上層となるように積層し、圧着して一体化した後、使
用したセラミックスに応じた芥囲気および温度で焼成し
て、複数のセラミックス層］ａを一体化すると共に、ピ
アホール３および内部配線層２を形成する。
このようにして、薄膜形成表面に凹形状のフォトマスク
位置合せ用マーク４を有し、−かつ内部配線が設けられ
たセラミックス基板］かｉ！７られる。
位置合せ用マーク４を有し、−かつ内部配線が設けられ
たセラミックス基板］かｉ！７られる。
上記セラミ・シクス基板１に対しては、第５図に示すよ
うに、フォトマスク位置合せ用マーク４が設けられた側
の表面Ａ上に、薄膜法によって配線層６を形成する。こ
の薄膜配線層６の形成方法としては、真空蒸着法、レー
ザー蒸着法、スパッタ法、ＣＶＤ法、分子線エピタキシ
ー法等の各種薄膜形成法を適用することができる。
うに、フォトマスク位置合せ用マーク４が設けられた側
の表面Ａ上に、薄膜法によって配線層６を形成する。こ
の薄膜配線層６の形成方法としては、真空蒸着法、レー
ザー蒸着法、スパッタ法、ＣＶＤ法、分子線エピタキシ
ー法等の各種薄膜形成法を適用することができる。
上記実施例のセラミックス基板１では、上述したように
表面に薄膜配線層６を形成した後においても、フォトマ
スク位置合せ用マーク４内に空洞部７が残存するため、
ピアホール４を識別できないような場合においても、フ
ォトマスク位置合せ用マーク４は目視等によって容易に
認識することができる。
表面に薄膜配線層６を形成した後においても、フォトマ
スク位置合せ用マーク４内に空洞部７が残存するため、
ピアホール４を識別できないような場合においても、フ
ォトマスク位置合せ用マーク４は目視等によって容易に
認識することができる。
そして、上記薄膜配線層６上に感光性レジスト膜を形成
し、このレジスト膜をフォトマスクを利用して露光する
。この際、レジスト膜の形成後においても、フォトマス
ク位置合せ用７１−り４内には空洞部が残存するため、
このフォトマスク位置合せ用マーク４とフォトマスクの
パターンとを合せることによって、フォトマスクの位置
合せを高精度に行うことが可能となる。この後、上記露
光後のレジスト膜をマスキング膜としてエツチングを施
し、所望形状の回路を形成することにより、高精度かつ
高精細な配線網が得られる。
し、このレジスト膜をフォトマスクを利用して露光する
。この際、レジスト膜の形成後においても、フォトマス
ク位置合せ用７１−り４内には空洞部が残存するため、
このフォトマスク位置合せ用マーク４とフォトマスクの
パターンとを合せることによって、フォトマスクの位置
合せを高精度に行うことが可能となる。この後、上記露
光後のレジスト膜をマスキング膜としてエツチングを施
し、所望形状の回路を形成することにより、高精度かつ
高精細な配線網が得られる。
このように、上記実施例の薄膜用セラミックス基板１に
おいては、予め薄膜配線層６を形成する側の表面に、凹
状のフォトマスク位置合せ用マーク４を設けているため
、ピアホール４を識別できないような場合においても、
フォトマスクを高精度に位置合せすることが可能となる
。
おいては、予め薄膜配線層６を形成する側の表面に、凹
状のフォトマスク位置合せ用マーク４を設けているため
、ピアホール４を識別できないような場合においても、
フォトマスクを高精度に位置合せすることが可能となる
。
［発明の効果］
以上説明したように本発明の薄膜用セラミックス基板に
よれば、従来フォトマスクの位置合せに使用していたピ
アホールの識別が困難な場合においても、フォトマスク
の位置合せを高精度に行うことか可能となる。よって、
薄膜法による高精度かつ高精細な配線網を有したセラミ
ックス基板を容品に得ることか可能となる。
よれば、従来フォトマスクの位置合せに使用していたピ
アホールの識別が困難な場合においても、フォトマスク
の位置合せを高精度に行うことか可能となる。よって、
薄膜法による高精度かつ高精細な配線網を有したセラミ
ックス基板を容品に得ることか可能となる。
第１図は本発明の一実施例の薄膜用セラミックス基板の
構成を示す断面図、第２図はその平面図、第３図は本発
明の他の実施例の薄膜用セラミックス基板の構成を示す
断面図、第４図はその平面図、第５図は本発明の一実施
例の薄膜用セラミックス基板に薄膜配線層を形成した状
態を示す断面図である。 １・・・・・・セラミックス基板、１ａ・・・・・・セ
ラミック ゝス層、２・・・・・・内部配線層、３・・
・・・・ピアホール、４．５・・・・・・フォトマスク
位置合せ用マーク、６・・・・・・薄膜配線層。 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − −９＝ 第１図 粥 ３ 図
構成を示す断面図、第２図はその平面図、第３図は本発
明の他の実施例の薄膜用セラミックス基板の構成を示す
断面図、第４図はその平面図、第５図は本発明の一実施
例の薄膜用セラミックス基板に薄膜配線層を形成した状
態を示す断面図である。 １・・・・・・セラミックス基板、１ａ・・・・・・セ
ラミック ゝス層、２・・・・・・内部配線層、３・・
・・・・ピアホール、４．５・・・・・・フォトマスク
位置合せ用マーク、６・・・・・・薄膜配線層。 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − −９＝ 第１図 粥 ３ 図
Claims (1)
- 【特許請求の範囲】 表面に薄膜法による配線層が形成される薄膜用セラミッ
クス基板において、 前記配線層が形成されるセラミックス基板表面に、凹形
状のフォトマスク位置合せ用マークが設けられているこ
とを特徴とする薄膜用セラミックス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33559690A JPH04202074A (ja) | 1990-11-30 | 1990-11-30 | 薄膜用セラミックス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33559690A JPH04202074A (ja) | 1990-11-30 | 1990-11-30 | 薄膜用セラミックス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04202074A true JPH04202074A (ja) | 1992-07-22 |
Family
ID=18290357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33559690A Pending JPH04202074A (ja) | 1990-11-30 | 1990-11-30 | 薄膜用セラミックス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04202074A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521069B1 (en) * | 1999-01-27 | 2003-02-18 | Matsushita Electric Industrial Co., Ltd. | Green sheet and manufacturing method thereof, manufacturing method of multi-layer wiring board, and manufacturing method of double-sided wiring board |
| EP1435658A4 (en) * | 2001-10-10 | 2006-10-25 | Tokuyama Corp | SUBSTRATE AND METHOD FOR ITS MANUFACTURE |
-
1990
- 1990-11-30 JP JP33559690A patent/JPH04202074A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521069B1 (en) * | 1999-01-27 | 2003-02-18 | Matsushita Electric Industrial Co., Ltd. | Green sheet and manufacturing method thereof, manufacturing method of multi-layer wiring board, and manufacturing method of double-sided wiring board |
| US6696139B2 (en) | 1999-01-27 | 2004-02-24 | Matsushita Electric Industrial Co., Ltd. | Green sheet and manufacturing method thereof, manufacturing method of multi-layer wiring board and manufacturing method of double-sided wiring board |
| EP1435658A4 (en) * | 2001-10-10 | 2006-10-25 | Tokuyama Corp | SUBSTRATE AND METHOD FOR ITS MANUFACTURE |
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